《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级：
（2）仿真结果（截图并对输入、输出给以说明）
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《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级： 3. 时序逻辑电路的传输结果记录 （1）XST 的 RTL Schematic（语法分析得到的电路图，参见实验指导书 P15 的图 3.12）截图
（a） CLK 的周期为 35ns
（2）仿真结果（截图并对输入、输出给以说明） （a）CLK 的周期为 35ns
（b）CLK 的周期为 25ns
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