基于LVDS的高速数字图像光传输技术研究
张玮 中国电子科技集团公司第八研究所 淮南 232001
[摘要]红外目标特征捕捉系统对图像分辨率要求越来越高，数字化后的图像数据量急剧增加，高速并行模式不能满足长距离传输的要求。本设计采用多路复用、解复用技术和高速光数据流传输技术实现LVDS Camera图像信号的远距离传输。
[关键词] LVDS 复用与解复用 串行数据流 高速光接口
1 引言
分布孔径红外系统是采用一组布置在武器装备上的传感器阵列实现全方位、全空间敏感，使用不同的信号处理算法完成目标探测、跟踪、瞄准等多任务处理功能，主要信息源基于红外焦平面阵列，因此对红外焦平面阵列的图像采集速率和数据传输速率都有很高要求，为了实现这一目的，美国国家半导体公司提出了带有规定协议的Camera Link，该技术成果已广泛应用于机器视觉系统中，但其传输距离较短，在66MHz 象素时钟频率下MDR26传输距离仅达6米，不能适应长距离传输的要求。
随着数字光通信技术的高速发展，关键光器件和工程化应用技术日臻成熟，单模光纤的带宽潜力使其成为当前高速和长距离数据传输的最优选择。本设计是在高速LVDS 技术的基础上，结合串行光通信技术，建立光纤传输通道。
2 LVDS技术和图象源接口协议
在对信号完整性、低抖动及共模特性要求较高的系统中，LVDS (低电压差分信号)接口应用广泛，最高速率达3.125Gbps，驱动器含有一个3.5mA的电流源，接收器高阻输入，整个电流实际上全部流过100Ω终结电阻，在接收器输入端产生350mV的电压, 接收器的阈值可以保证为100mV或更低，为适应共模电压宽范围内的变化，输入级还包括一个自适应电平转换电路，能够在0V～2.4 V的共模电压范围内维持这样的灵敏度水平，提供出色的噪声裕量，对驱动器和接收器之间的共模信号漂移的容忍度更好。驱动器改变电流方向即可在接收器端形成幅值相同而极性相反的电压，以这种方式产生逻辑1和0电平。LVDS输出和输入电路结构如图1（a）和（b）所示。
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（a） （b） 图1 LVDS输出和输入电路结构
本设计中的高速CCD图像源接口信号分为三类：（1）图像数据信号为七路LVDS信号，包括帧同步、点同步信号、位同步以及四路高速图像数据信号。（2）反向控制信号分别为数据选择、点校正和外同步信号，传输系统作为突发性TTL信号处理。（3）异步串行通信信号为两对LVDS信号，用于远端和本地之间的数据通信，速率9600bps。其中图像数据信号和正向串行通信信号共八路LVDS信号定义为下行通道，反向控制信号和反向串行通信信号定义为上行通道。
3 工作原理
光传输系统原理框图如图2所示。远端光单元将下行通道的八路LVDS信号经接口转换电路送至FPGA，在FPGA芯片内完成多路数字信号的复接，再由并串转换芯片产生高速数据流送往光发射模块，输出调制光信号，经传输光纤送到本地光单元；本地光单元接收到光信号，经光电转换，由串并转换芯片将高速串行信号解串后送入FPGA芯片，借助于分接控制单元，在全局时钟的驱动下，使得分接器输出保持原有的相位关系，经接口转换电路还原出LVDS图像信号和串行通信信号，从而完成下行通道信号的传输。上行通道信号经数据处理，采用相同的方法传递到远端光单元。光传输通道采用单纤双向拓扑结构，即正、反向传输各占用一个波段，系统中下行通道采用1310nm波长，上行通道采用1550nm波长。
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控制信号 LVDS 正向图像信号 RS422信号 反向控制信号 TTL 时钟信号 接 口 转 换 LVTTL 控制处理器 FPGA 16bit重组 高速串化/解串器 时钟恢复 CML 单纤双向光模块 远端光单元 下行通道 旋转 上行通道 LVDS 正向图像信号 本地光单元 接 LVTTL 连接器 时钟恢复 控制处理器 FPGA 高速串16bit重组 RS422信号 反向控制信号 TTL 口 转 换 单纤双向光模CML 化/解串器 块 时钟信号 控制信号
图2 工作原理框图
4 系统设计
1） 并行信号采集与数据处理
并行图像数据信号之间遵循规定的时序关系，因此作为同步并行数据采集使用外部时钟源模式，本设计中的图像信号采集时钟即为图像信号中的伴随时钟——位时钟，而全局时钟则由板载有源晶振四倍频产生，再分频产生数据复接时钟，同时为串行、并行转换芯片提供总线接口控制时钟。
并行信号采集首先对并行同步图像数据进行处理，在位时钟的上升沿，FPGA采集帧同步、点同步和四路图像数据位信号到内部缓冲器，经FIFO实现位时钟到全局时钟域的转换，这种做法的关键必须要有堆栈满和空的指示信号来管理数据的写入和读出，以防止信号数据丢失。在全局分频时钟的控制下，结合下行通道的异步通信数据位，组合成为16位并行数据，16位并行数据缓冲输出至串行转换芯片，对采集信号进行成帧组合，分批传输，首先发送同步码，后面紧跟图像数据和控制数字信号，并进行校验，转换为串行数据流送往光发射模块，完成下行通道并行数据信号的采集、复用，产生符合高速数据光传输的串行数据流。
为了满足串行传输的要求，需要图像数据按照一定的数据格式输出给串行器。高速总线接口逻辑用来实现满足高速串行数据传输协议要求的数据打包，并且完成串行器件控制信号生成的功能。
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2） 串行数据流传输
利用光纤通信技术进行高速数据传输需要考虑两个方面问题，一是边界同步问题，二是高速串行差分信号传输过程中的直流漂移以及由此导致的误码率增加。
串行传输中的同步问题，实际上是接收端解串器的一项重要功能。当并行的数据被计数进入到并串转换器时，与并行数据有关的字符边界就会在数据的串化过程中丢失。当串行的数据被接收并再一次转化为并行格式输出时，需要一种方法来重新识别字符序列的边界。本系统采用扫描搜寻特定的比特序列，即comma字符序列检测实现这一功能，解串器中的comma检测电路通过扫描匹配comma字符序列来同步数据流。在任意的字符序列组合里comma字符序列必须是唯一的，这需要通过预先定义协议格式来保证。 由于串行数据流和光器件之间采用交流耦合方式，在使用隔直电容时，电流仅仅在状态切换时流入接收器的终接网络，如果没有切换，则两个接收器端子上的电荷将缓慢地向着同一个量值衰减，从而减小了噪声裕量。在光纤传输的过程中必须满足直流平衡，即一组数据中1和0的绝对数量之间的总数相等，直流平衡可以确保每个周期内有多次边沿切换，数据流中频繁的边沿切换使得接收器与输入的数据流实现匹配，消除串行、并行转换器和光模块之间的高速串行数据流的直流漂移，保证信号传输的稳定性，使得对光电模块的驱动成为可能。本设计采用8B10B编码技术，连续的“1”或“0”不超过5位，即在每5个连续的“1”或“0”后必须插入一位“0”或“1”，使得发送的“0”、“1”数量保持基本一致，实现交流耦合信号的直流平衡，保障数据串在接收端能够被正确复原，降低系统传输误码率。
串行和并行技术方案中，出于简化FPGA内部时序逻辑以及可靠性方面的考虑，采用FPGA外部连接SerDes芯片方式，进行光纤传输所必需的高速串行功能由外置独立芯片加以实现，FPGA芯片可采用较为经济型器件，降低FPGA功耗和EMI，降低系统中同步开关输出噪声，器件工作更加稳定。本设计外置串行、并行转换芯片采用德州仪器公司的TLK1501，该芯片的突出特点是具有平衡编码、同步码插入、时钟提取恢复以及串并转换一体化设计，单芯片完成串化器、并化器设计。
3） 高速光电接口设计
依据系统设计要求，TLK1501的TX_CLK时钟为54MHz，光收发模块与TLK1501串行接口的数据速率达到1.08Gbps，对应于该速率应用的光模块，市场已经很成熟，考虑传输性能裕量，选用标称速率2.5 Gbps光模块，数据接口LVPECL，内置1310nm/1550nm波分复用器，目前商用SFF、SFP封装模块的环境适应性有待进一步验证，因此选用金属FC尾纤型模块，陶瓷端面为斜面型APC，具有更好的反射损耗。
高速串行光电接口采用交流耦合方式，TLK1501串行收发信号接口电平为CML，而光模块接口为LVPECL，为了保证信号完整性，必须做好接口匹配电路设计。LVPECL驱动器到CML接收器的一种连接方式就是交流耦合方式，如图3(a)所示。由于LVPECL输出电路结构是接50Ω负载至VCC-2V的电平
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