IF COUNT1<9 THEN
COUNT1<=COUNT1+1; ELSIF COUNT1=9 THEN
COUNT1<=\ COUNT2<=\ END IF; END IF; END IF; END IF; END PROCESS;
PROCESS (COUNT1,COUNT2) BEGIN
COUNT<=COUNT1&COUNT2; IF COUNT=49 THEN OC<='1'; ELSE
OC<='0'; END IF; END PROCESS; Q1<=COUNT1; Q2<=COUNT2;
end architecture ARC_COUNTER50;
功能仿真结果：
2.设计一个计数型序列码产生电路，产生的序列码（输出Z)为1101000101。
VHDL描述： 功能仿真结果：
