[题5.7] 在图P5.7电路中,若两个移位寄存器中的原始数据分别为A3A2A1A0=1001，B3B2B1B0=0011，试问经过4个CP信号作用以后两个寄存器中的数据如何？这个电路完成什么功能?
[解] 两组移位寄存器，每来一个CP，各位数据均向右移一位。全加器的和返送到A寄存器的左端输入。全加器的进位输出CO经一个CP 的延迟反送到全加器的进位输入端CI。在CP作用下，各点数据如表P5.7所示。
4个CP信号作用后，A3A2A1A0=1100，B3B2B1B0=0000，电路为四位串行加法器。
4个CP信号作用后，B寄存器清零，A寄存器数据为串行相加结果，而向高位的进位由CO给出。
表P5.7
CP A3A2A1A0 B3B2B1B0 CI S C0
0 1001 0011 0 0 1
1 0100 0001 1 0 1 2 0010 0000 1 1 0
3 1001 0000 0 1 0
4 1100 0000 0 0 0
[题5.8] 分析图P5.8的计数器电路，说明这是多少进制的计数器。十进制计数器74160的功能表见表5.3.4。
[解] 图P5.8电路为七进制计数器。计数顺序是3－9循环。
[题5.9] 分析图P5.9的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。十六进制计数器74LS161的功能表如表5.3.4所示。
[解] 这是一个十进制计数器。计数顺序是0－9循环。
[题5.10] 试用4位同步二进制计数器74LS161接成十三进制计数器，标出输入、输出端。可以附加必要的门电路。74LS161的功能表见表P5.10。
表P5.10 74LS161、74 LS160功能表 输 入 输 出 D3D2D1D0 ×××× D C B A ×××× ×××× Q3Q2Q1Q0 0 0 0 0 D C B A 保持 保持 说 明 高位在左 强迫清除 置数在CP↑完成 不影响OC输出 ET=0 ， OC=0 RD 0 1 1 1 EP × × 0 × ET × × × 0 LD × 0 1 1 CP × ↑ × × 1 1 1 1 ↑ ×××× 计数 注：(1)只有当CP=1时，EP、ET才允许改变状态 (2)Oc为进位输出，平时为0，当Q3Q2Q1Q0=1111时，Oc=1
（74 LS160是当Q3Q2Q1Q0=1001时，Oc=1）
[解] 可用多种方法实现十三进制计数器，根据功能表，现给出两种典型用法，它们均为十三进制加法计数器。如图A5.10(a)、(b)所示。
[题5.11] 试分析图P5.11的计数器在M=1和M=0时各为几进制。74LS160的功能表同上题。
[解] M=1时为六进制计数器，M=0时为八进制计数器。
[题5.12] 图P5.12电路是可变进制计数器。试分析当控制变量A为1和0时电路各为几进制计数器。74LS161的功能表见题5.10。
[解] A=1时为十二进制计数器，A=0时为十进制计数器。
[题5.13] 设计一个可控制进制的计数器，当输入控制变量M=0时工作在五进制，M=1时工作在十五进制。请标出计数输入端和进位输出端。
[解] 见图A5.13。
[题5.14] 分析图P5.14给出的计数器电路，画出电路的状态转换图，说明这是几进制计数器，74LS290的功能表如表P5.14所示。
表P5.14 74LS290功能表
输 入 R01 1 1 × ×× 0 0 R02 1 1 × 0 0 ×× S91 0 × 1 × 0 × 0 S92 × 0 1 0 × 0 × Q3 0 0 1 输 出 Q2 0 0 0 Q1 0 0 0 Q0 0 0 1 计 数 计 数 计 数 计 数
[解] 图P5-14所示为七进制计数器。状态转换图如图A5.14所示。
注：将Q0与CP1连接,从CP0 送CP为8421码；将Q3与CP0连接,从CP1送CP为5421码
[题5.15] 试分析图P5.15计数器电路的分频比(即Y与CP的频率之比)。74LS161的功能表见题5.10。
[解] 利用与上题同样的分析方法，可得74LS161(1)和74LS161(2)的状态转换图如图A5.15(a)、(b)所示。可见， 74LS 161(1)为七进制计数器，且每当电路状态由1001~1111时，给74LS 161(2)一个计数脉冲。74LS 161(2)为九进制计数器，计数状态由0111~1111循环。整个电路为63进制计数器，分频比为1:63。
[题5.16] 图P5.16电路是由两片同步十进制计数器74160组成的计数器，试分析这是多少进制的计数器，两片之间是几进制。74160的功能表见题5.10。
