___计算机__学院 计算机科学与技术 专业 班、学号 姓名 协作者______________ 教师评定_________________ 实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________
1、 熟悉EDA工具的使用；仿真基本门电路。 2、 仿真组合逻辑电路。 3、 仿真时序逻辑电路。
4、 基本门电路、组合电路和时序电路的程序烧录及验证。 5、 数字逻辑综合设计仿真及验证。
实验报告
1、基本门电路
一、实验目的
1、了解基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。
二、实验环境
Libero仿真软件。
三、实验内容
1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）．．．．的综合结果，以及相应的仿真结果。
四、实验结果和数据处理
1、所有模块及测试平台代码清单 ．．
//74HC00代码-与非 // 74HC00.v
module HC00(A, B, Y); input [3:0] A, B; output [3:0] Y; assign Y = ~(A&B); endmodule
//74HC00测试平台代码 // test_00.v
1
`timescale 1ns/1ns module test_00; reg [3:0] a,b; wire [3:0] y; HC00 u(a, b, y); initial begin
a = 4'b0000;b = 4'b0001; #10 b = b<<1;//0010 #10 b = b<<1;//0100 #10 b = b<<1;//1000 a = 4'b1111;b = 4'b0001; #10 b = b<<1; #10 b = b<<1; #10 b = b<<1; end endmodule
//74HC02代码-或非 // 74HC02.v
module HC02(A, B, Y); input [3:0] A, B; output [3:0]Y; assign Y = ~(A|B); endmodule
//74HC02测试平台代码 // test_02.v
`timescale 1ns/1ns module test_02; reg [3:0] a,b,c; wire [3:0] y; HC02 u(a, b, y); initial begin
a = 4'b1111;c = 4'b0001; b = ~c;c = c<<1; #10 b = ~c;c = c<<1; #10 b = ~c;c = c<<1; #10 b = ~c;
a = 4'b0000;c = 4'b0001; b = ~c;c = c<<1; #10 b = ~c;c = c<<1;
2
#10 b = ~c;c = c<<1; #10 b = ~c; end endmodule
//74HC04代码-非 // 74HC04.v
module HC04(A, Y); input [3:0] A; output [3:0]Y; assign Y = ~A; endmodule
//74HC04测试平台代码 // test_04.v
`timescale 1ns/1ns module test_04; reg [3:0] a; wire [3:0] y; HC04 u (a, y); initial begin
a = 4'b0001; #10 a = a<<1; #10 a = a<<1; #10 a = a<<1; end endmodule
//74HC08代码-与 // 74HC08.v
module HC08(A, B, Y);
input [3:0] A, B; output [3:0]Y; assign Y = A&B; endmodule
//74HC08测试平台代码 // test_08.v
`timescale 1ns/1ns module test_08; reg [3:0] a,b; wire [3:0] y;
3
