2.2.3.4 脉冲特性:
1.建立时间:由下图维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状况必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状况才能建立起来,而G6的输出状况需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足： tset≥2tpd。
2.保持时间：由右图可知，为实现边沿触发,应保证CP=1期间门G6的输出状况不变,不受D端状况变化的影响。为此，在D=0的情况下，当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。因此
输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下，由于CP上升沿到达后G3的输出将G4封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。
3.传输延迟时间：由图工作波形图不难推算出，从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd 2.2.4 边沿D触发器特点
1.边沿D触发器具有接收并记忆信号的功能，又称为锁存器； 2.边沿D触发器属于脉冲触发方式；
3.边沿D触发器不存在约束条件和一次变化现象，抗干扰性能好，工作速度快
2.3 维持阻塞D触发器
2.3.1 维持阻塞D触发器的电路结构
维持阻塞D触发器的电路如下图所示。从电路的结构可以看出，它是在基本RS触发器的基础之上增加了四个逻辑门而构成的，C门的输出是基本RS触发器的置“0”通道，D门的输出是基本RS触发器的置“1”通道。C门和D门
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可以在控制时钟控制下，决定数据[D]是否能传输到基本RS触发器的输入端。E门将数据[D]以反变量形式送到C门的输入端，再经过F门将数据[D]以原变量形式送到D门的输入端。使数据[D]等待时钟到来后，通过C门D门，以实现置“0”或置“1”。
2.3.2 维持阻塞D触发器的工作原理
D触发器具有置“0”和置“1”的功能。
设Q=0、[D]=1，当CP来到后，触发器将置“1”，触发器各点的逻辑电平如图2所示。在执行置“1”操作时，C门输出高电平；D门输出低电平，此时应保证置“1”和禁止置“0”。为此，将D=0通过①线加到C门的输入端，保证C=1，从而禁止置“0”。同时D=0通过②线加到F门的输入端，保证F=1，与CP=1共同保证D=0，从而维持置“1”，。置“0”过程与此类似。设Q=1、[D]=0，当CP来到后，触发器将置“0”。在执行置“0”操作时，C门输出低电平，此时应保证置“0”和禁止置“1”。为此，将C=0通过④线加到E门的输入端，保证E=1，从而保证C=0，维持置“0”。同时E=1通过③线加到F门的输入端，保证F=0，从而使D=1，禁止置“1”。
电路图中的②线或④线都是分别加在置“1”通道或置“0”通道的同一侧，起到维持置“1”或维持置“0”的作用；①线和③线都是加在另一侧通道上，起阻塞置“0”或置“1”作用。所以①线称为置“0”阻塞线，②线是置“1”维持线，③线称为置“1”阻塞线，④线是置“0”维持线。从电路结构上看，加于置“1”通道或置“0”通道同侧的是维持线，加到另一侧的是阻塞线。 2.3.3 维持阻塞D触发器的电路图
这个触发器的直接置“0”和直接置“1”功能无论是在时钟的低电平期间，还是在时钟的高电平期间都可以正确执行。 右下图是D触发器的逻辑符号，从
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右左下图可看出CP是上升沿有效，当然，D触发器还有CP下降沿有效的， 如右右下图。
2.3.3.1 特征表和特征方程
特征表就是Qn将也作为真值表的输入变量，而Qn + 1为输出，此时的真值表称为特征表。有特征表可得特征方程：Qn+1=D 2.3.3.2 状态转换图和时序图
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2.4 基于TSPC原理的D触发器
下图所示为一个用TSPC原理构成的上升沿D触发器的电路图。电路由11个晶体管构成，分为四级。当时钟信号为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。在此期间，第三级和第四级保持原来的输出状态。当时钟信号由低电平变换到高电平时，第一级不再开启而且第二级开始定值。同时，第三级变为开启而且将采样值传送到输出。注意，最末级(反相器)只用于获得不反相的输出电平。
此电路的掩模板图如图所示。nMOS 晶体管的器件尺寸的宽长比为（W/L）=(750nm/350nm)，pMOS晶体管的器件尺寸的宽长比为（W/L）=(1.5um/350nm)。版图对应的工艺的寄生参数可通过电路的提取决定。而提取的电路文件用SPICE仿真来确定它的性能。仿真的TSPC DFF电路的输入，输出波形如图所示。可见，电路可以工作在500MHz的时钟频率上。因为他们的设计相对简单，晶体管数目少喝运行速度快高，特别是在高性能设计中，对于传统CMOS电路来说基于TSPC电路时一种较好的选择。
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