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开始一步步地进行设计 , 而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块, 将这些模块存放在库中 , 就可以在以后的设计中进行复用。
由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言 , 因此它可以使设计成果在设计人员之间方便地进行交流和共享, 从而减小硬件电路设计的工作量, 缩短开发周期。
2.4 QuartusⅡ简介
Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VerilonHDL、VHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，Quartus II 通过和DSP Builder工具与 Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera QuartusII作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。
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图2.3 EDA工具设计流程图
基于FPGA的数字信号发生器设计 系统硬件电路设计
第三章 系统硬件电路设计
3.1 数字信号发生器的系统组成
该数字信号发生器系统主要由输入部分、FPGA部分、D/A转换部分、频率、幅值调节和波形转换部分组成。如图3.1所示。
FPGA部分 时钟 分频器 复位 系统控制器正弦波 波形 波形 调幅 调频 三角波 方波 滤波 输出 D\\A 转换
图3.1 数字信号发生器系统组成
3.2 设计原理及要求
在本设计中,利用FPGA，采用EDA(Electronic Design Automation)中自顶向下(top-to-down)的设计方法，选用基于相位累加器的直接数字合成/ DDS技术来完成数字信号发生器各功能模块的设计。DDS这种结构主要由相位累加器、 相位调制器、 波形 ROM 查找表、 D/ A 构成。其中相位累加器、 相位调制器、 波形 ROM 查找表是 DDS 结构中的数字部分 ,由于具有数控频率合成的功能 ,又合称为 NCO[2]。
基于FPGA的数字信号发生器设计 系统硬件电路设计
它的工作原理是:将要产生的波形数据存入波形存储器 ,然后在参考时钟的作用下 ,对输入的频率数据进行累加 ,并且将累加器的输出一部分作为读取波形存储器的地址 ,将读出的波形数据经D/A转换为相应的模拟电压信号。本研究的重点就是用VHDL来实现DDS的功能 ,能够达到高精度的输出 ,同时标准波形数据生成存放在 ROM 中 ,可以简化运算过程 ,提高运算速度 ,加快反应时间。
本设计主要通过VHDL语言实现频率控制、波形控制、 波形数据的提取、 波形的产生工作。其中 ,波形数据运用VHDL语言编写 。控制部分主要采用产生高低电平的拨码开关控制。程序下载到 FPGA 上实现 ,经过D/ A 输出波形。并通过Altera公司QuartusII5.1软件进行波形的仿真，从而完成整个设计。
本设计的任务是设计一个基于FPGA的数字信号发生器，根据任务书要求必须达到以下要求：
1.利用EDA开发系统、Quartus II 5.1软件实现数字信号发生器的设计； 2.根据整体电路的工作原理，完成各个子模块的设计及实现； 3.对数字信号发生器完成VHDL语言描述；
4.该数字信号发生器能够产生正弦波、方波、三角波、锯齿波信号； 5.产生的波形信号频率和幅度幅度可通过按键进行调节； 6.用按键调节实现各种波形的转换。
3.3 输入部分
输入部分包含以下功能按键：时钟、复位、波形、调幅、调频。 1．时钟：标准的50MHZ时钟输入。 2．复位：低电平复位。
3．波形：为波形输出选择开关，可以选择单波形的输出。 4．调幅：可以递增和递减正弦波、三角波、锯齿波、方波的幅度。 5．调频：可以递增和递减正弦波、三角波、锯齿波、方波的频率。 3.3.1频率、幅值和波形转换部分
由于采用DDS，在ROM中存有波形一个周期的n个等间隔归一化采样数据，改变相位累加器步进，从而改变对ROM中数据的读取速度，即可合成不同频率波形，存储器中存入过量的采样值，使得采样点数较少时，依然能够得到较好波形输出，从而得到较高频率输出。否则，采样点数太少会使产生波形严重失真。输出波形频率计算:
f0式中fosc是晶振频率
?2foscn?k?s (2.1)
