3) Prefetchability
使用该功能时，必须保证预取动作不会破坏数据。比如，当从FIFO中读取数据时，不正确的预取操作可能破坏不该读出的数据。
当core设置为“Endpoint for PCIe(non-Legacy)”时，如果prefectchable使能，则每个bar（除bar5外）必须支持64位地址。该限制对Legacy Endpoint无效。
5. Debugging
具体见clock debug。在Vivado中生成PCIe的IP core后，其顶层文件中会给出系统时钟的接口，即sys_clk。这个信号是这样定义的，“input sys_clk”，是一个单端信号。而PCIe的同步参考时钟是差分的，如何将差分时钟连接至sys_clk？
其
解
决
方
法
可
以
参
考
以
下
网
址
，
http://forums.xilinx.com/t5/PCI-Express/sys-clk-type-mismatch-the-clock-type-defined-in-the-IP-core-top/td-p/383223#M4846，具体如下。
Which IP version are you using ?If this is 7 series integrated block for PCI Express please refer PG054
page
-
337,
http://www.xilinx.com/support/documentation/ip_doc
umentation/plbv46_pcie/v4_07_a/plbv46_pcie.pdf.
It states that \on the serial transceiver, and the userdesign should instantiate the IBUFDS_GTE2 primitive in the user design\
Syntax
refclk_ibuf : IBUFDS_GTE2
port map( O => sys_clk, ODIV2 => open, I => sys_clk_p, IB => sys_clk_n, CEB => '0');
If this is Vivado you can right click on .xci and generate example design where you can see
the same in top level xilinx_pcie_2_1_ep_7x.v/.vhd
7 Series FPGAsGTX/GTH Transceivers
User Guide
参考ug476_7Series_Transceivers.pdf。
1. Board Design Guidelines
1.1 Pin Description and Design Guidelines
1.1.1 GTX/GTH Transceiver Pin Descriptions
MGTXRXP[3:0]/MGTXRXN[3:0]：相应GTX的输入。 MGTHRXP[3:0]/MGTHRXN[3:0]：相应GTH的输入。 MGTXTXP[3:0]/MGTXTXN[3:0]：相应GTX的输出。 MGTHTXP[3:0]/MGTHTXN[3:0]：相应GTH的输出。
MGTAVTTRCAL：输入，为端接阻抗校准电路提供偏置电流。 MGTRREF：输入，端接阻抗校准电路的输入电阻。
MGTAVCC：输入，内部模拟电路的电源。Refer to thepackage pin definitions to identify in whichpower supply group a specific GTX/GTHtransceiver Quad is located. The nominalvoltage is 1.0 VDC.
MGTAVTT：输入，transceiver和receiver端接电路模拟供电。
MGTVCCAUX：输入，the auxiliary analogQPLL voltage supply for the transceivers. Most packages have multiple groups ofpower supply connections in the packagefor MGTVCCAUX. Refer to the package pindefinitions to identify in which powersupply group a specific GTX/GTHtransceiver Quad is located. The nominalvoltage is 1.8 VDC.
1.1.2 Termination Resistor Calibration Circuit
在一个GTX/GTH的Quad column中，共享一个阻抗校准电路。The RCAL circuit is associated with the GTX/GTH transceiver Quad that is the RCALmaster. The RCAL master performs the termination resistor calibration duringconfiguration of the FPGA and then distributes the calibrated values to all of theGTX/GTH transceiver Quads in the column. The Quad in which the RCAL circuit islocated must be powered on.
上图中，100欧姆电阻两端的走线不仅要等长，而且几何外形要一致。
1.1.3 Analog Power Supply Pins
GTX/GTH的电源（MGTAVCC, MGTAVTT, MGTVCCAUX）在封装内部有各自的电源平面（planes）。有些封装的器件，每个电源有多个平面。这种情况下，电源管脚的名字会加上_G#后缀，以区分该电源属于哪个电源组。如果一组电源对应的所有Quads均不使用，则这些电源管脚可以开路或接地。
器件具体有几个plane，每个plane包括哪些bank，可以参考文档的Analog Power Supply Pins章节。
1.1.4 GTX/GTH Transceiver Reference Clock Checklist
选择晶振时必须满足以下条件。
? 晶振输出管脚和GTX/GTH时钟输入之间必须AC耦合。
? 保证差分电压摆幅符合DS182中，“DC and Switching Characteristics”和DS183的要
求。默认范围是250mV到2000mV，默认值是1200mV。
1.1.5 Reference Clock Interface
LVDS晶振与参考时钟输入的连接。
LVPECL晶振与参考时钟输入的连接。
以上电阻为默认值，具体值参考晶振的文档。 未使用的参考时钟输入引脚开路。
