桂 林 电 子 科 技 大 学 试 卷
2013-2014 学年第 1 学期 课号 课程名称 EDA技术 （A卷; 闭卷） 适用班级（或年级、专业） 11级 测控/自动化 考试时间 100 分钟 班级 学号 姓名 题 号 满 分 得 分 评卷人 一 二 三 四 五 六 七 八 九 十 成绩 100 10 15 10 40 25 一、（10分）名词解释
1．写出下列缩写词的英文全称和中文含义：
（1） EDA （2） OLMC （3） PLD （4） IP Core （5） LE
二．简答题（15分）
1.（5分）信号赋值符号有哪两种，它们在使用范围、产生效果上有什么区别？ 2.（5分）用EDA软件的开发FPGA / CPLD设计流程是怎样的？ 3．（5分）产生时序电路的方法有哪两种？请分别举例说明。
三．程序改错：（10分）
仔细阅读下列程序，回答问题
(1) 试指出程序中存在的错误，并说明理由： 在Quartus II中编译时，提示的错误为： Error (10206): Verilog HDL Module Declaration error at clkfp.v(2): top module port \Error (10137): Verilog HDL Procedural Assignment error at clkfp.v(13): object \ (2)修改相应行的程序（如果是缺少语句请指出大致的行数）： 错误行号： 该语句应改为：
（3）说明该程序的具体功能，各管脚作用，画出模块框图。
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module clkfp (CLK, RST, EN, CLKOUT); 1 input CLK,RST,EN; 2 output CLKOUT; 3 reg [3:0] q; 4 always @(posedge CLK or negedge RST ) 5 begin 6 if (!RST) CLKOUT = 0; 7 else if ( EN ) 8 begin 9 if (q < 4) 10 begin q = q + 1; CLKOUT=0; end 11 else if(q < 9) 12 begin q = q + 1; CLKOUT=1; end 13 else 14 begin q = 0; CLKOUT=0; end 15 end 16 end 17 endmodule 18
四、程序分析（每小题10分，共40分）
画出与下列实体描述对应的原理图符号和电路的RTL结构，说明以下HDL程序的功能？（1）程序1：（10分）
module exam1 (CLK, D, Q); input CLK, D; output Q; reg Q,A,B; always @(posedge CLK) begin A<=D; B<=A; Q<=B; end endmodule （1）画出电路的RTL结构图 （2）说明程序的功能。
（3）若输入波形如图所示，请画出输出Q的仿真波形。
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（2）程序2：（10分） module exam1 (CLK, D, Q); 1 input CLK, D; 2 output Q; 3 reg Q,A,B; 4 always @(posedge CLK) 5 begin 6 A=D; 7 B=A; 8 Q=B; 9 end 10 endmodule 11 （1）画出电路的RTL结构图 （2）说明程序的功能。
（3）若输入波形如图2所示，请画出输出Q的仿真波形。
（3）程序3：（10分）
module exam(a,b,c,d,e,s,f); input a,b,c,d,e; input [1:0] s; output f; reg f,temp1,temp2; always @(*) begin temp1<=c&d; temp2<=d|e; case (s) 0:f<=a; 1:f<=b; 2:f<=temp1; 3:f<=temp2; endcase end endmodule
（1）画出电路的RTL结构图 （2）说明程序的功能。
（3）若输入波形如图所示，请画出输出f的仿真波形。
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（4）程序4（10分） module mux4_1b(out,in1,in2,in3,in4,cntrl1,cntrl0); output out; input in1,in2,in3,in4,cntrl1,cntrl0; reg out; always@(*) case({cntrl1,cntrl0}) 2'b00:out=in1; 2'b01:out=in2; 2'b10:out=in3; 2'b11:out=in4; default:out=2'bx; endcase endmodule （1）画出电路的RTL结构图 （2）说明程序的功能。
五．程序设计（25分）
给出4位十进制计数器的Verilog HDL描述。要求：
(1) 首先设计一个0-9的计数器，要求有进位输出，有使能和异步清零功能。(10分)
(2) 以第（1）步设计的1位0-9计数器全减器为基本硬件，构成0000~9999的四位十进制计数器，有使能和异步清零功能，要求用例化语句来完成此项设计。(15分)
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