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（2）Sd端接低电平，Rd端加脉冲。 （3）Sd端接高电平，Rd端加脉冲。
（4）令Rd=Sd，Sd端加脉冲。 记录并观察（2）、（3）、（4）三种情况下，Q、
从中你能否总结出基本R-S FF的Q或Q端的状态改变和输入端Sd、Q端的状态。
Rd的关系。
（5）当Sd、Rd都接低电平时，观察Q、Q端的状态。当Sd、Rd同时由低电平跳为高电平时，注意观察Q、Q端的状态，重复3～5次看Q、Q端的状态是
否相同，以正确理解“不定”状态的含义。
2、维持-阻塞型D触发器功能测试
双D型正边沿维持-阻塞型触发器74LS74的逻辑符号如图4-3所示 试按下面步骤做实验
图4-3 D FF逻辑符号
（1）分别在Sd、Rd端加低电平，观察并记录Q、Q端的状态。
（2）令Sd、Rd端为高电平，D端分别接高，低电平，用点动脉冲作为CP，观察并记录当CP为O、↑、1、↓时Q端状态的变化。
（3）当Sd=Rd=1、CP=0（或CP=1），改变D端信号，观察Q端的状态是否变化？整理以上实验数据，将结果填入下表4-3中。
（4）令Sd=Rd=1，将D和Q端相连，CP加连续脉冲，用双踪示波器观察并记录Q相对于CP的波形。
表4-3 Sd Rd CP X X 24
D X X 0 1 Qn Qn-1 0 1 1 1
1 0 1 1 0 1 0 1 0 1 0 中国传媒大学南广学院传媒技术学院 1 3、负边沿J—K触发器功能测试 双J-K负边沿触发器74LS112芯片的逻辑符号如图4-4所示。自拟实验步骤，测试其功能，并将结果填入表4-4中。若令J=K=1时，CP端加连续脉冲，用双踪示波器观察Q～CP波形，和D FF的D和Q相连时观察到的Q端的波形相比较，有何异同点？
图4-4
4、触发器功能转换
（1）将D触发器和J-K触发器转换成T触发器，列出表达式，画出实验电路图。
（2）输入连续脉冲，观察各触发器CP及Q端波形。比较两者关系。 （3）自拟实验数据表并填写之。
表4-4
六、实验报告
1、整理实验数据并填表。
2、写出实验内容3、4的实验步骤及表达式。 3、画出实验4的电路图及相应表格。 4、总结各类触发器特点。
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实验五 触发器（二）三态输出触发器及锁存器
一、实验目的
1、掌握三态触发器和锁存器的功能及使用方法。 2、学会用三态触发器和锁存器构成功能电路。
二、实验原理
1、D锁存器是由同步RS触发器改接而成的，可用来存储数据信号。
其电路如图5-1所示。在图中，门C的输出既送到了门A，也送到了门E，当CP=0时，门C、E被封锁，触发器保持原来状态。当CP=1时，若D=0，则门C输出高电平，门E输出低电平，触发器置O；若D=1，则门C输出低电平，门E输出高电平，触发器置1。也就是说D是什么状态触发器就被置成什么状态，所以有特征方程Qn+1=D，CP=1时有效。
图5-1 D锁存器
图5-3是集成电路四D锁存器74LS75，每个D锁存器由一个锁存信号G（即前述CP）控制，当G为高电平时，输出端Q随输入端D信号的状态变化，当G由高变为低时，Q锁存在G端由高变低前Q的电平上。
2、三态输出触发器是由基本RS触发器与三态输出与非门（又称三态门）连接而成的。
图5-2是三态输出触发器的一种电路，A是基本RS触发器，B是三态与非门。基本RS触发器如实验六所述。这里简单介绍三态与非门：三态门与其它与非门比较，除了通常的高电平和低电平两个输出状态外，还有第三种输出状态---高阻态。处于高阻态时，电路与负载之间相当于开路。它有一个控制EN端（又称禁止端或使能端）。EN=0为正常工作状态，实现Q= Q1Q1 的功能；EN=1为禁止工作状态，Q输出呈高阻状态。这种在控制端加‘0’信号时电路才能正常工作的工作方式称为低电平使能。反之，则为高电平使能。
本实验使用的是集成电路三态输出触发器，包含有4个R—S触发单元，输
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出端均用CMOS三态门对输出状态施加控制。当三态截止时电路输出呈“三态”，即高阻状态。管脚排列见图5-5。
图5-2 三态输出触发器
三、实验仪器及材料
1、双踪示波器 一台
2、器件： CD4043 （三态输出四R—S触发器） 一片 74LS75 （四位D锁存器） 一片
四、预习要求
1、预习三态触发器的工作原理，及相关内容。 2、熟悉CD4043、74LS75的逻辑功能。
五、实验内容及步骤 1、锁存器功能及应用
图5-3 74LS75锁存器
（1）验证图5-3锁存器功能，并列出功能状态表。 （2）用74LS75组成数据锁存器
按图5-4接线，1D～4D接逻辑开关作为数据输入端，G1-2和G3-4接到一起作为锁存选通信号ST，1Q～4Q分别接到7段译码器的A-D端，数据输出由数码管显示。
设：逻辑电平H为‘1’，L为‘0’
ST=1，输入0001，0011，0111，观察数码管显示。 ST=0，输入不同数据，观察输出变化。
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