《自动化技术与应用》２００７年第２６卷第８期
经验交流 Technical Communications
基 于 CPLD 的 数 据 采 集 系 统 的 设 计 ＊ 程 明， 毕立恒， 杨晓光
（ 郑州大学 信息工程学院 河南 郑州 ４５００５２ ）
摘 要：通过对一般数据采集系统的特点和功能分析，提出了一种通过 ＣＰＬＤ 实现对多个通道的高速模拟数据采集的设计，本系统
可实现每 ０．０１ｍｓ 采集一路数据，具备先完成数据采集并存储，然后通过单片机进行数据的后续处理能力。设计使用一片 ＣＰＬＤ 完成 Ａ／Ｄ 采样控制、数据存储、通道选择控制的集成。
关键字：数据采集； 状态机； ＳＲＡＭ； ＣＰＬＤ
中图分类号：ＴＰ２７４．２ 文献标识码：Ｂ 文章编号：１００３－７２４１（２００７）０８－０１００－０３
Data Acquisition System Based on CPLD
CHENG Ming, BI Li-heng, YANG Xiao-guang
(College ofInformation Engineering,ZhengZhou University, ZhengZhou450052 China)
Abstract￡: The paper introduces an analog multi-channel data acquisition system based on CPLD.The data acquisition of each
channel can be finished within 0.01ms.It includes sampling and storge of the data,and digital signals can then be processed by MCU.The system can be implemented in a single CPLD chip.
Key words: data acquisition; state machine; SRAM; CPLD
１ 引言 在检测控制系统中，一般需要对多路模拟数据进行采集并 进行相应的处理，当需要采集的信号特别多时，传统的方法是利 用单片机及其他芯片扩展系统资源来实现，但 是这样做会增加大 量的外部电路和系统成本，而且大大增加了系统设计的复杂性。
路，本设计只用了一片Ａ／Ｄ转换器，故增加了模拟电子开关芯 片。采集系统组成结构框图如图１．
ＣＰＬＤ（复杂可编程逻辑电路）是一种具有丰富的可编程 Ｉ／Ｏ 引 脚的器件，具有在系统可编程、使用方便灵活的、可用Ｉ／Ｏ 端口 多的特点，可实现复杂的数字逻辑功能。和单片机结合可较容易 实现数据的采集任务。
图１ 系统组成框图
２ 系统组成 为了实现完整的高速数据采集和存储， 需要由 ＣＰＬＤ 控制 电路完成， 现场试验传感器输出的多路模拟电压信号，在ＣＰＬＤ 时序控制下通过数据选择器传 ＡＤ 电路，经 Ａ／Ｄ 转换器转换为 数字信号， 并实时存储于静态存储器（ＳＲＡＭ）中， 现场试验 完成后， 单片机将数据从存储器中读取出来， 通过串口上传至计 算机作进一步的处理， 由于数据读取的速度不会对试验结果产生 影响， 故选用一般的单片机即可完成数据传输工作。为简化电
３ 器件选择及使用简介 选择 １Ｍ 的 ＩＤＴ７１０１６（６４Ｋｘ１６），ＡＤ５７４Ａ 是单片高速１２ 位逐次 比较型 Ａ／Ｄ 转换器，内置双极性电路构成的混合集成转换芯片， 具有外接元件少，功耗低，精度高等特点，并且具有自动校零和 自动极性转换功能， 需外接少量的阻容元件即可构成一个完整 只
的 Ａ／Ｄ 转换器，各控制管脚功能及其对工作状态的控制过程如 下：在 ＣＥ＝１ 、CS ＝０ 同时满足时，ＡＤ５７４Ａ 才会正常工作，在 ＣＰＬＤ 选择 ＭＡＸ７１２８Ｓ 、ＡＤ 转换器件选择 ＡＤ５７４ 、ＳＲＡＭ
＊基金项目：河南省科技攻关项目（编号０４２４２０１７８） 收稿日期：２００６－１１－０６
ＡＤ５７４ 处于工作状态时，当Ｒ／C ＝０时Ａ／Ｄ进行转换，当Ｒ／ C ＝１
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（ａｄ＿ｃｔｒ）、负责状态机的运行的时序进程（ａｄ＿ｓｔａｔｅ）、实现数据 是进行数据读出。１２／ 8 和Ａ０端用来控制启动转换的方式和数 锁存的进程（ｄａｔａ＿ｌａｔｃｈ）， ＡＤ５７４控制器的工作过程： 据输出格式。Ａ０＝０ 时，启动的是按１２位方式进行转换，当Ａ０＝１ 时，按 ８ 位转换方式进行。当 Ｒ／ C ＝１，即 ＡＤ５７４ 处于数据输 出状态时，Ａ０ 和 １２／ 8 控制数据输出的格式。当１２ ／ 8 ＝１时， 数据以１２位并行输出（本采集系统采用１２位并行输出模式），当 ＝０ 时，数据以８ 位分两次输出。而当Ａ０＝０ 时，输出转换数据的 高 ８ 位，Ａ０＝１ 时输出转换数据的低４ 位。
ＡＤ５７４ 有单极性和双极性两种输入方式［２］。分别为０～ １０ Ｖ 通道和０～ ２０ Ｖ 通道（本设计采用单极性０～ １０ Ｖ 通道）。 ＣＥ、ＳＴＡＴＵＳ、Ｒ／Ｃ、１２ ／ 8 、CS 、Ｒ ／ C 和 Ａ０ 等控制引脚 直接和 ＣＰＬＤ 的引脚相连，由 ＣＰＬＤ 完成对 ＡＤ５７４ 的逻辑控制。 现场传感器出来的信号经相应的处理转换为０～ １０ Ｖ 的直流模 拟电压信号。这个模拟电压信号进入ＡＤ５７４ 进行Ａ／Ｄ 转换， 转 换后输出的数字量通过 ＣＰＬＤ 控制写入 ＳＲＡＭ 中，全部数据采 集结束并全部写进 ＳＲＡＭ 后，ＣＰＬＤ 通知单片机将数据从 ＳＲＡＭ 中读取出来，通过串口传送到计算机进行处理。 ＡＤ５７４电路工作 在内部参考模式时， ＲＥＦｏｕｔ端口可输出１０．０Ｖ的稳定标准电压， 可作为 ＡＤ 转换电压基准电压。Ａ／Ｄ 器件的电路见图 ２
图３ 系统控制示意图
首先，监测系统复位信号“ｒｅｓｅｔ”，当ｒｅｓｅｔ＝１时，进程ａｄ＿ｃｔｒ 复位到初始态Ｉｎｉｔ，在初始态中对转换允许信号ｅｎａｂｌｅ监测，
ｅｎａｂｌｅ＝０时其他转态机正在对ＳＲＡＭ进行写操作，此时为了避免 误操作，停止 ＡＤ５７４ 的转换。在状态 Ｓｔａｒｔ 时打开片选，启动
图２ AD５７４外围电路
ＡＤ５７４ 进行 １２ 位转换即CS＝０ Ｒ／ C ＝０ Ａ０＝１，在状态 Ｗａｉｔ 时查询转换状态信号 ＳＴＡＴＵＳ，当 ＳＴＡＴＵＳ＝１ 表明转换没有结 束，此状态继续，ＳＴＡＴＵＳ＝０转换结束，进入到下一个状态Ｒｅａｄ， Ｒｅａｄ 状态时令CS＝０ Ｒ／ C ＝１ Ａ０＝１ 使 １２ 位数据输出有效，同 时，令数据锁存信号 ＬＯＣＫ＝０，进入到下一个状态 Ｌｏｃｋ，Ｌｏｃｋ 状态时Ｌａｔｃｈ＝１，产生一个数据锁存信号上升沿，开启数据锁存；
接下来的一个状态 Ｔ０＿ＲＡＭ 中，ＡＤ 转换周期结束信号的标志信号 ＡＤＣ＿ＥＮＤ＝１，通知另一个状态机（ＳＲＡＭ 数据写入控制状态机）
本周期的转换数据已经进入数据锁存器中，可以对 ＳＲＡＭ 进行写
操作，同时判断数据是否写完。Ｃｏｎｖ＿ｎｅｘｔ状态作为判断是否还有 ４ 电路软件部分 ＣＰＬＤ 设计包括 ４ 个模块部分：ＡＤ 转换控制器、数据通道 控制器、ＳＲＡＭ 的控制器、 ＣＰＬＤ 和单片机通信控制器；采样脉 冲生成电路（计数器）。软件部分通过４ 个不同的同步运行的状 态机实现。模块组成：模块 １ 数据采集通道选择寄存器 ＡＤＣＲ， 模块 ２ Ａ／Ｄ 器件控制器，ＡＤ 器件采样脉冲生成电路（计数器）。 Ａ／Ｄ 器件控制器的功能如下：首先设置 ＡＤ５７４ 的转换模式，然后 启动转换，通过查询 ＡＤ５７４ 的 ＳＴＡＵＳ 信号判断是否转换完成，转 换结束后将数据顺序读出，同时将数据保存到 ＳＲＡＭ，完成一次Ａ ／Ｄ 转换操作。并等待下一次转换完成。ＳＲＡＭ 数据写入控制器 为为 ＳＲＡＭ 提供存储地址和存储控制信号。并且 ＡＤ５７４ 提供转 换所需的工作时钟。整个控制通过状态机实现。如图３
未转换完的通道，如果有就进入Ｓｔａｒｔ状态继续转换，否则进入下一
个状态Ｃｏｎ＿ｅｎｄ，此状态表示本次采样结束，状态机保持在该状态， 直到采样脉冲触发重新开始新的一次采样，状态机复位到Ｉｎｉｔ状态。
图４ AD５７４控制器状态机
４．２ SRAM数据写入控制器 ＳＲＡＭ 数据写入控制器根据 ＳＲＡＭ 的控制管脚真值表（参 考 ＩＤＴ７１０１６ 说明文档），采用状态机方式状态机实现，如图５。 此状态机采用三个进程组成：时序逻辑进程 ＷＲＩＴＥ＿ＳＴＡＴＥ：负责
４．１ AD５７４的控制器 ［２］［３］
对ＡＤ５７４的控制器设计采用状态机［１］的方式如图４，此状态 有 ３ 个进程组成： 分别是状态转换方式和反馈控制信息进程
状态机的转换进程，具有异步复位功能， 步复位信号（ｒｅｓｅｔ）为
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时钟是同一个时钟源。ＷＲＩＴＥ＿ＲＡＭ 进程是状态机的主控组合 逻辑，确定状态机的转换方式和反馈控制信号的输出，在此进程
１ 时状态机回到Ｓ０状态，状态机的转换时钟和ＡＤ控制器的转换 样，就可以实现通道选择控制。假设通道编码为从上到下为３１－
２４、２３－１６、１５－８、７－０四组（每组８通道），例如计数器输出００００００ 则选择的通道是７－０组的０通道、输出０００００１则选择的通道是７－ 有 ５个状态：１）ＷＲＩＴＥ０ 状态；数据写入初始化，此状态（CS＝１、 ０组的１通道??其他可以递推，输出１００１１１时则选择第３２通道。 ＷＥ＝１、ＯＥ＝１、ＢＬＥ＝１、ＢＨＥ＝１、计数脉冲 ＡＤＤＲＥＳＳ＿ｐｌｕｓ＝０） 判断地址寄存器输出的地址是否满（ＡＤＤＲＥＳ＿ＣＮＴ＝０ＸＦＦＦＦ）， 基于ＣＰＬＤ 的特点，不必考虑译码器延时引起的和计数器不同步。
由 ＡＤ５７４配合４片 ４０５１模拟开关，实现１６路模拟量的同步 若计满则发出 Ａ／Ｄ 转换禁止命令（Ｅｎａｂｌｅ＝０），同时等待外部信 采集。Ａ／Ｄ 器件控制器的功能如下：首先设置 ＡＤ５７４ 的转换模 号发出系统复位信号（ｒｅｓｅｔ），使地址寄存器 ＡＤＤＲＥＳＳ＿ｃｎｔ 清 零，地址计数器没有计满时，发出 Ａ ／ Ｄ 转换允许信号 （ｅｎａｂｌｅ＝１），并同时进入到 ＷＲＩＴＥ１ 状态；
２）ＷＲＩＴＥ１ 状态：监测 Ａ／Ｄ 转换周期是否结束（ＡＤＣ＿ＥＮＤ）， 如果结束（ＡＤＣ＿ＥＮＤ＝１），则进入 ＷＲＩＴＥ２ 状态即 ＳＲＡＭ 的写操 作状态，否则，等待继续转换完成，此状态打开 ＳＲＡＭ 的片选 （ CS ＝ １ 、Ｗ Ｅ ＝ １ 、Ｏ Ｅ ＝ １ 、Ｂ Ｌ Ｅ ＝ １ 、Ｂ Ｈ Ｅ ＝ １ 、计数脉冲 ＡＤＤＲＥＳＳ＿ｐｌｕｓ＝０），同时禁止Ａ／Ｄ 转换，输出 ＳＲＡＭ 的 １６ 位存 储地址（ＡＤＤＲＥＳＳ），在 ＡＤ 转换结束后已经把转换的 １２ 数据锁存 起来了，此时 １２ 位已经转换好了的数据输向 ＳＲＡＭ 的数据口。 ３）ＷＲＩＴＥ２ 状态：打开 ＳＲＡＭ 片选信号，禁止 Ａ／Ｄ 转换， （ CS ＝ ０ 、Ｗ Ｅ ＝ １ 、Ｏ Ｅ ＝ １ 、Ｂ Ｌ Ｅ ＝ １ 、Ｂ Ｈ Ｅ ＝ １ 、计数脉冲
图５ 采样通道控制原理图
式，然后启动转换，通过查询 ＡＤ５７４ 的 ＳＴＡＵＳ 信号判断是否转换 ＡＤＤＲＥＳＳ＿ｐｌｕｓ＝０），地址计数器（ＡＤＤＲＥＳＳ＿ｃｎｔ）的地址和数 完成，转换结束后将数据顺序读出，同时将数据保存到数据存储 据锁存器（ｄａｔａ＿ｌａｔｃｈ）的数据提前输向了ＳＲＡＭ 的对应端口。 器，完成一次 Ａ ／Ｄ 转换操作。并等待下一次转换完成。
４）状态 ＷＲＩＴＥ３ 打开 ＳＲＡＭ 写允许信号（ＷＥ＝０），仍然 禁止Ａ／Ｄ 转换，在写入的同时产生使地址加１的时钟上升沿（此 处是数据能否顺序写入的关键），使地址计数器加１，此状态（ CS ＝ ０ 、Ｗ Ｅ ＝ ０ 、Ｏ Ｅ ＝ １ 、Ｂ Ｌ Ｅ ＝ ０ 、Ｂ Ｈ Ｅ ＝ ０ 、计数脉冲 ５）ＷＲＩＴＥ＿ＥＮＤ 状态：打开 Ａ／Ｄ 转换允许开关（ｅｎａｂｌｅ＝１）， 同时地址计数器计时时钟结束，ＳＲＡＭ 写停止，此状态（CS＝１、
５ 结束语 本文使用一片 ＣＰＬＤ 完成 Ａ ／Ｄ 采样控制、数据存储、通 道选择控制的集成， 是由于一般的工程系统中不仅仅需要对信 但算处理，甚至和计算机通信，依靠计算机进行复杂的算术运算处 理，ＣＰＬＤ 虽然有其显著的长处，但是在运算处理方面就往往不
ＡＤＤＲＥＳＳ＿ｐｌｕｓ＝１），随后进入到 ＷＲＩＴＥ＿ＥＮＤ 状态。 息的采集和控制，往往还包含对采集到的数据进行适当的算术运
ＷＥ＝１、ＯＥ＝１、ＢＬＥ＝１、ＢＨＥ＝１、计数脉冲 ＡＤＤＲＥＳＳ＿ｐｌｕｓ＝０）； 如普通的单片机，因此采集系统设计中包括单片机读取ＳＲＡＭ中
４．３ 通道选择模块 该模块包括计数器和分频器两个部分，ａｄ５７４完成一次转换 需要的时间是２５ｕｓ，本设计每个通道采样需要的时间是０．１ｍｓ， 的数据控制设计。本文限于篇幅没有详细说明单片机的数据读取 以及同计算机的通信。
采集全部３２路转换完成的时间是３．２ｍｓ，因此，ａｄ５７４可以满足 参考文献： 要求。设计中需要把系统提供的时钟进行分频，分频器把系统的 ［１］ 潘松，王国栋编著．ＶＨＤＬ 实用教程［Ｍ］．西安： 西安电子科 时钟（４８ｍｈｚ）分频为３２ｋｍｚ，分频器的输出时钟作为计数器的 技大学出版社 ２００１．７
计数脉冲，计数器是６位二进制计数的３２进制计数器，计数器的 仪中的应用［Ｊ］．微电子技术 ２０００．２８（６）：５８－６２
［３］ 陈兵飞，杨碧石．基于 ＥＰＭ７１２８ＳＬＣ８４ 实现的 ＡＤ５７４Ａ 采 输出作为数据选择器的地址，这样可以保证每隔 ０．１ｍｓ 采样一 次。ＣＤ４０５１ 的 Ａ、Ｂ、Ｃ 管脚并联，使能管脚 ＩＮＨ 和一个 ３－８ 译 码器的输出连接，如果译码器的所有状态都用，可以实现８Ｘ８＝６４ 路的信号采集。控制原理图如图５，其中在ｃｐｌｄ中完成译码器设 计是通道选的关键，译码器的输出 Ｙ０－Ｙ３ 分别作为数据选择器 的使能开关ＩＮＨ，计数器输出的低三位作为数据选择器的地址脚 （Ａ、Ｂ、Ｃ）控制。计数器的高 ３ 位作为 ３－８ 译码器的输入，这 ［２］ 王鹏飞， 崔文兵， 陈钧． １ ２ 位模 ／ 数转换器 Ａ Ｄ ５ ７ ４ 在测试 样控制器［Ｊ］．仪表技术 ２００５，（２）：６０－６１，８０
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作者简介：程明（１９４９－），男，郑州大学教授、硕士生导 师，从事通信和计算机应用的研究。
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