74ls138
摘要：
74LS138 为3 －8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其中LS是指采用低功耗肖特基电路. 引脚图：
工作原理：
当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。利用 G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。
内部电路结构：
功能表真值表：
简单应用：
74ls139：
74LS139功能:
54/74LS139为2 线－4 线译码器,也可作数据分配器。其主要电特性的典型值如下： 型号 54LS139/74LS139 传递延迟时间22ns 功耗34mW
当选通端（G1）为高电平，可将地址端（A、B）的二进制编码在一个对应的输出端以低电平译出。若将选通端（G1）作为数据输入端时，139 还可作数据分配器。
74ls139引脚图：
引出端符号：
A、B：译码地址输入端
G1、G2 ：选通端（低电平有效） Y0～Y3：译码输出端（低电平有效
74LS139内部逻辑图:
74LS139真值表：
74ls164:
164 为 8 位移位寄存器,其主要电特性的典型值如下：54/74164 185mW 54/74LS164 80mW当清除端（CLEAR）为低电平时，输出端（QA－QH）均为低电平。 串行数据输入端（A，B）可控制数据。当 A、B任意一个为 低电平，则禁止新数据输入，在时钟端（CLOCK）脉冲上升沿作用下Q0 为低电平。当A、B 有一个为高电平，则另一个就允许输入数据，并在CLOCK 上升沿作用下决定Q0 的状态。 引脚功能：
CLOCK ：时钟输入端CLEAR： 同步清除输入端（低电平有效） A，B ：串行数据输入端QA－QH： 输出端
(图1 74LS164封装图)
(图2 74LS164 内部逻辑图)
