接收完毕信号
when others=>state<=r_start; end case; end if; end process; end Behavioral;
3.4整体电路图
整个系统的:整体电路图如图5所示：
图5：系统的整体电路图
4仿真
4.1顶层仿真
仿真波形图如图4所示。
图6仿真波形
4.2波特率发生器仿真
仿真波形如图7所示。
图7波特率发生器的仿真波形
4.3UART发送器仿真
仿真波形如图8所示
图8 UART发送器的仿真波形
4.4 UART接收器仿真
UART接收器的仿真波形如图9所示。
图9UART接收器的仿真波形
5总结
利用Verilog 设计的灵活性实现了UART 通信功能,可以实现对数
据的接收和发送,并可以在接收数据时对其校验位、停止位进行判断,在发送数据时可以形成完整的一帧数据格式. 其接收和发送数据 的时钟有内部波特率发生器产生,根据预置的分频 计系数,对外部时钟进行分频,产生需要的接收或发送 时钟. 将该UART 设计作为一功能块嵌入到一个FPGACPLD 实现的数据采集与处理系统中, 可以成功地实现和远端的PC 机进行异步串行通信. 实验证明该UART 设计占用资源少, 工作稳定可靠，可运用在中低端的异步通信系统中。
回顾起此设计过程，至今我仍感慨颇多，的确，从选题到定稿，从理论到实践，在短短一个星期的日子里，可以说得是苦多于甜，但是可以学到很多很多的东西，同时不仅可以巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。
在这次设计中遇到了很多实际性的问题，在实际设计中才发现，书本上理论性的东西与在实际运用中的还是有一定的出入的，所以有些问题不但要深入地理解，而且要不断地更正以前的错误思维。一切问题必须要靠自己一点一滴的解决，而在解决的过程当中你会发现自己在飞速的提升。对
