始终处于忙碌，加快了程序执行的速度，从而全面提高了处理器的性能。 指令之所以可以乱序执行时是因为被调整的指令之间不存在数据相关、结构相关等依赖，因此乱序后执行的结果不会与顺序执行的结果产生差别。
为了乱序执行技术，P6结构配置了保留站RS，指令重排缓冲器ROB等。
超标量计算机中需要同时发出的多条指令为什么不能存在“写后读”或“写后写”这样的寄存器相关性？请举例说明。 正确答案是：
如果多条具有“写后读”或“写后写”这样的寄存器相关性的指令同时发射，由于并行执行顺序的不确定性，因此有可能后面的指令比前面的指令提前执行，从而造成结果的错误。比如 A=B+C D=A*2
两条指令如果同时执行，则有可能第二条指令先执行完，这样该指令中的A不是第一条指令所赋的新值造成D的结果错误。
下面两段程序功能一样吗？，它们在有分支预测技术的处理器中执行，哪段效率更高？为什么？ 第一段：
int a=0; for(int i=0;i<100000000;i++){ for(int j=0;j<5;j++) a ++; }
第二段：
int a=0; for(int i=0;i<5;i++){
for(int j=0;j<100000000;j++) a ++; } Assistant: 正确答案是：
在有分支预测技术的处理器中执行，第二段的效率高，因为第一段在内循环中，每预测5次，就会失败1次，加上外循环的1亿次，这样光内循环就要失败1亿次，再加上外循环的1次，所以共预测失败1亿+1次。而每次失败都要清空流水重新来。第二段显然总的预测失败次数是6次，远远小于第一段程序，所以第二段程序效率高。 超线程技术和多核技术有什么异同点？他们可否共存于一个处理器中？ 正确答案是：
超线程技术与多核技术相同点是都具有硬件多线程能力，每个核（逻辑核或物理核）都有自己完整的一组IA-32数据寄存器、段寄存器、控制寄存器、调试寄存器、MSR（Model-Specific
Register）中的大多数和自己的高级可编程中断控制器（APIC）。但超线程的所有逻辑核共享同一个物理封装内的IA-32处理器的核心资源，这些资源包括执行引擎和系统总线接口。而多核技术所有核都是物理核，他们拥有自己的执行引擎和系统总线接口。 这两个技术可以共存于一个处理器中，如Core i7。
为什么现代微机都采用指令-数据分离型L1 Cache？它有什么好处？ 正确答案是：
采用指令-数据Cache分离可以避免在流水中出现取值和访存时候的存储部件冲突，可以有效避免结构相关问题。
Core 2 Duo处理器主要有哪些新的技术？ 正确答案是：
主要采用了宽动态执行（包括宏融合和微融合技术）、智能功效管理、智能内存访问（包括内存消歧技术以及只能预取技术等）、高级智能高速缓存、高级数字多媒体增强等技术等新技术（138位的SIMD执行单元）。
使用内存消歧技术能得到的主要好处是什么? 正确答案是：
内存消歧技术可以使需要用的数据被提前装载，以便能快速使用。
在8088/8086中，逻辑地址FFFF∶0001, 00A2∶37F和B800∶173F的物理地址分别是多少？ 正确答案是：
物理地址＝段地址×10H＋偏移地址
所以FFFF：0001的物理地址是FFFFH×10H＋0001H＝FFFF1H 00A2：37F的物理地址是00A2×10H＋037FH=00D9FH
B800：173F的物理地址是B800×10H＋173F=B973FH 在8088/8086中，从物理地址388H开始顺序存放下列三个双字节的数据，651AH, D761H和007BH，请问物理地址388H, 389H, 38AH, 38BH, 38CH和38DH 6个单元中分别是什么数据？ Assistant: 正确答案是 地址 内容 388H 1AH 389H 65H 38AH 61H 38BH D7H 38CH 7BH 38DH 00H
试分析Pentium D、Core 2 Duo、Nehalem和SandyBridge的多核技术上有何异同？ 正确答案是：
这四类多核技术都是在同一个封装中拥有多个完全的物理核，他们都有自己的L1 Cache，Pentium D、Nehalem和SandyBridge的多核都有自己的L2 Cache，而Core 2 Duo的双核共享L2 Cache，Nehalem和SandyBridge的多核共享L3 Cache。在多核的连接上，Pentium D使用
系统总线相连，而Core 2 Duo 采用L2 Cache共享，Nehalem和SandyBridge采用L3 Cache共享。另外Nehalem和SandyBridge在物理核内还实现了超线程技术。
【第三周】
在下列IA-32寄存器中，在一般情况下_____中的值会在一条指令执行完后自动改变。 A.EAX B.DS C.EPS D.EIP 正确答案是： D
IA-32处理器在32位模式下，共有________个32位通用寄存器 A.8 B.16C.32 D.41 正确答案是： A
在EFLAG寄存器中，PF寄存器和_______________的值有关。
A.32位计算结果 B.计算结果的低16位C.计算结果的低16位 D.计算结果的低8位 正确答案是： D
在16位汇编下，下面的寄存器只有_________能做基址寄存器。 A.DI B.BXC.AX D.CX 正确答案是： B
BP寄存器作为基址寄存器的时候，默认访问的段是________段。 A.CS B.DSC.SS D.ES
正确答案是： C
8008H＋0808H计算后，下列EFLAG中的状态位为1的是_______。 A.AF B.OF C.CF D.PF 正确答案是： A
若两个带有符号的数ABH和FFH相加，其结果使EFLAG寄存器的CF和OF的值为___________。 A.0,0 B.0,1 C.1,0 D.1,1 正确答案是： C
在Pentium的各类寄存器中，_________没有扩展到32位,依然还是16位。 A.通用寄存器 B.段寄存器C.指令指针寄存器 D.标志寄存器 正确答案是： B
下列通用寄存器中，能够分解成8位寄存器的是_________ A.EAX B.BXC.SI D.DS
正确答案是： A B
下列IA32寄存器中，________是16位的。 A.AX B.BPC.ES D.EIP
正确答案是： A B C
下列寄存器中，_______是段寄存器。 A.CS B.DSC.ES D.SS 正确答案是： A B C D
下列寄存器中，与堆栈有关的寄存器是_________。 A.SS B.BPC.SP D.SI 正确答案是： A B C
下列寄存器中________，能够用在寄存器间接寻址中，并与DS段相对应。 A.BX B.BP C.DI D.SI
正确答案： A C D
在16位地址模式下，BX作为基址寄存器。 正确答案是： Right
只有与存储器操作数有关的寻址方式才有有效地址的说法。 正确答案是： Right
x86的EFLAG寄存器中的SF位总是和计算结果的最高位相等。 正确答案是： Right
由于8086有20根地址线，所以存放段地址的段寄存器具有20位宽度。 正确答案是： Wrong
当两个有符号数计算之后，如果OF＝1，则计算的结果将是无效的。 正确答案是： Right
堆栈实际上是内存中一块连续的存储区域，它的操作原则是“先进后出”。 正确答案是： Right
两个数做加法的时候，如果低八位向第九位有进位，则AF=1。 正确答案是： Wrong
8086开机的时候，第一条语句应该在物理地址_________处。 正确答案是： FFFF0H 若（AX）=7A52H，（BX）=9009H，执行ADD AX，BX后，CF=____，OF=____，PF=____，SF=____，AF=_____。 正确答案是： 1 0 0 0 0
16位模式下的x86处理器一共有_____个8位寄存器，_____个16位寄存器，期中，AX、BX、CX、DX、SP、BP、SI、DI寄存器称为________。 CS、DS、SS、ES寄存器称为____，IP寄存器称为______,FLAG寄存器称为__________。 正确答案是： 8 14 通用寄存器段寄存器指令指针寄存器标志寄存器 32位模式下的X86处理器一共有_____个8位寄存器，_____个16位寄存器和_____个32位寄存器。 正确答案是： 8 14 10
IA-32处理器中，SS作为______的段寄存器，(E)SP用作_____,(E)BP用作_________。 正确答案是：堆栈段栈顶指针堆栈基址指针
如果当前SP=2200H,那么，在进行了5次压栈和2次退栈后SP的值是__________H。 正确答案是： 21FA
如果AX=902FH, BX=8761H，则做过AX+BX后，EFLAG寄存器的低8位会是多少？ 正确答案是：EFLAG寄存器的低8位是00010111B
【第四周】
以下的公式中，_________的结果是下一条指令的物理地址。
A.CS*16+IP B.CS*16+IP+本条指令的字节数C.SS*16+IP D.CS*10+IP 正确答案是： A
MOV AX,BUFF[BX]的源操作数的寻址方式是_____寻址。 A.寄存器间接 B.基址（相对）C.变址（相对） D.寄存器 正确答案是： B
下列指令中，______使用了段超越。 A.MOV SI, OFFSET BUFF B.MOV AX, SS:[BX] C.SUB AX, BX D.MUL BX
