当BCD=011时，表达式中存在F?A?A的情况，电路会出现竞争冒险现象。
当BD=10或ABD=011时，表达式中存在F?C?C的情况，电路会出现竞争冒险现象。 当AC=01=时，表达式中存在F?D?D的情况，电路会出现竞争冒险现象。
习题3.7习题3.7图（a）和（b）电路有无竞争冒险现象？若有，请说明出现冒险的输入条件，并修改设计。画出无冒险的逻辑图。
解：（1）分析习题3.7图（a）所示电路，得到逻辑表达式为：F=ADDB?(A?C?B)，若输入信号A=B=1，则有F=DD，因此电路有竞争冒险。
增加冗余项后的逻辑表达式为：F=ADDB?(A?C?B)?AB，修改后的逻辑图如图习题3.7图（c）所示。
（2）分析习题3.7图（b）所示电路，其表达式为：F=ABC?(A?D)(D?B)。若输入信号ACD=011，则有F=B?B，电路有竞争冒险。若输入信号BCD=010，则有F=A?A，电路有竞争冒险。
增加冗余项后的逻辑表达式为：F=ABC?(A?D)(D?B)?ACD?BCD，修改后的逻辑图如图习题3.7图（d）所示。
习题3.8 试设计一个无冒险的电路，其工作条件是：当输入4位码为?m(0,2,4,5,13,14,15)时显示绿灯，输入其余码时显示红灯。
解：（1）根据题意设4位码ABCD为输入变量，设绿灯和红灯分别为输出变量F1、F2，输出取值为1表示灯亮，否则灯不亮。
（2）由于题目要求比较明确，可以直接作函数卡诺图，化简函数，得到最简与或式，如习题3.8图（a）所示。为了使电路无冒险，应考虑增加冗余项，如习题3.8图（b）所示，求得无冒险的与或式。又由于输出变量F1和F2互为反函数，因此只求一个输出函数的表达式即可。
C C A D 00 01 11 10 A D 00 01 11 10 B B
00 1 01 1 11 0 0 1 1 0 00 1 0 1 0 1 0 00 1 01 1 0 1 1 00 1 1 0 1 0 0 11 10
10 0 0 0 0 （a） （b） A & B D & B ≥1 C F1
& D 1 F2
A & C A & C D A B D &
（c）
习题3.8图
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F1?ABD?ABC?BCD?ABC?ACD?ABD， F2?F1 （4）由逻辑表达式画出逻辑图如习题3.8图（b）所示。
习题3.9 按习题3.2已知条件完成下列要求： （1）试用最少的与非门设计此电路。
（2）检查电路是否存在竞争冒险？若存在，则讨论在什么时刻可能出现冒险现象。 （3）用增加冗余项的办法来消除冒险现象。
解：参考习题3.2的解题过程，分析卡诺图如习题3.2图（a）所示，所求函数是最简与或式，且无竞争冒险。
习题3.10 用VHDL硬件描述语言设计一个10输入的优先编码器。
解：优先编码器的文件名为xiti3_10.vhd，输入信号定义为ina（9）～ina（0），且为高有效，ina（9）的优先级别最高，ina（0）的优先级别最低；输出信号定义为outy（3）～outy（0），且为高有效编码输出。
LIBRARY IEEE;
USE IEEE.std_logic_1164.all; ENTITY xiti3_10 IS
PORT (ina: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
outy: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
END xiti3_10;
ARCHITECTURE rtl OF xiti3_10 IS BEGIN
PROCESS(ina) BEGIN
IF(ina(9)='1')THEN outy<=\
ELSIF(ina(8)='1')THEN outy<=\
ELSIF(ina(7)='1')THEN outy<=\
ELSIF(ina(6)='1')THEN outy<=\ ELSIF(ina(5)='1')THEN outy<=\ ELSIF(ina(4)='1')THEN outy<=\ ELSIF(ina(3)='1')THEN outy<=\ ELSIF(ina(2)='1')THEN outy<=\ ELSIF(ina(1)='1')THEN outy<=\ ELSE
outy<=\ END IF;
END PROCESS; END rtl;
习题3.11 用VHDL行为描述语言设计一个3线—8线译码器。
解：3-8线译码器的文件名为xiti3_11.vhd，输入信号定义为inp（2）～inp（0）；输出信号定义为outp（7）～outp（0），高有效输出。
LIBRARY IEEE;
USE IEEE.std_logic_1164.all; USE IEEE.std_logic_unsigned.all; ENTITY xiti3_11 IS
PORT (inp:in std_logic_vector(2 downto 0);
outp:out bit_vector(7 downto 0));
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END xiti3_11;
ARCHITECTURE behave OF xiti3_11 IS BEGIN
outp(0)<='1' WHEN inp=\ outp(1)<='1' WHEN inp=\ outp(2)<='1' WHEN inp=\ outp(3)<='1' WHEN inp=\ outp(4)<='1' WHEN inp=\ outp(5)<='1' WHEN inp=\ outp(6)<='1' WHEN inp=\ outp(7)<='1' WHEN inp=\END behave;
习题3.12 设计一个译码显示电路。显示器为共阳极七段LED字形显示器，显示译码器的输入G4G3G2G1为循环码。
（1）设计循环码显示译码器，写出输出函数a，b，c?g的表达式。
（2）按共阳极显示器的要求，显示译码器输出a，b，c?g和显示器相连时应取的逻辑电平是什么？
（3）画出显示译码器和显示器的接线图。 解：（1）译码器的输入为G4G3G2G1，输出为a，b，c?g，根据设计要求得到真值表如表习题3.12表所示。
习题3.12表 真值表 十进制数 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 输 入 G4 G3 G2 G1 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 输 出 a b c d e f g 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 1 1 0 0 0 显示字符 化简得到输出逻辑表达式为：
a?G3G1G0?G2G1G0?G3G2G1b?G3G2G0?G3G1G0?G3G2G1c?G3G2G1?G3G2G0?G3G2G1G0d?G3G2G0?G3G2G0?G3G2G1G0?G3G2G1G0e?G3G2G0?G3G2G1?G3G1G0?G3G2G1G0?G3G2G1G0f?G2G1?G3G2G0?G3G2G1G0g?G3G1G0?G3G2G1（2）如果是共阳极显示器，显示译码器输出a，b，c?g应为低电平有效，且与显示器的阴极
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相连。
（3）显示译码器的逻辑电路图按逻辑表达式a、b、c、d、e、f、g连接，连接图略。 习题3.13 用VHDL描述语言设计一个BCD码显示译码器，并且显示发光管是共阳极。 解：
l LIBRARY IEEE;
USE IEEE.std_logic_1164.all; USE IEEE.std_logic_unsigned.all; ENTITY xiti3_13 IS
PORT(inp:in std_logic_vector(3 downto 0);
a,b,c,d,e,f,g:out std_logic); END xiti3_13;
ARCHITECTURE beh OF xiti3_13 IS BEGIN
PROCESS(inp)
VARIABLE temout :std_logic_vector(0 to 6); BEGIN
CASE inp IS
WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN others =>temout:= \ END CASE; a<=temout(0); b<=temout(1); c<=temout(2); d<=temout(3); e<=temout(4); f<=temout(5); g<=temout(6); END PROCESS; END beh;
--inp是输入码
-- a,b,c,d,e,f,g是低有效输出
习题3.14 试设计一个将8421BCD码转换成余3码的电路。 （1）用与非门实现。 （2）用或非门实现。
（3）用译码器74LS138实现。 （4）用数据选择器74LS153实现。 解：（1）用与非门实现 设输入变量为A3A2A1A0，输出变量为B3B2B1B0。根据设计要求，列写真值表如习题3.14表所示。用卡诺图化简后得到与或表达式，经过方程变换得到与非-与非式，用与非门实现的逻辑图略。求解过程如下：
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