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北华航天工业学院工业学院 2013年EDA考试真题
一、单项选择题（共10题，每题2分，共20分）
1．使用QuartusII工具软件实现原理图设计输入，应采用( A )方式。 A. 图形编辑 B. 文本编辑 C. 状态图编辑 D. 波形图编辑 2．下列选项中哪种不属于FPGA结构特点的是（ B ）。 A．由逻辑功能块排成阵列
B．由固定长度的金属线实现逻辑功能块的连接 C．采用查找表结构的编程方式 D．编程工艺为RAM型
3. 对FLEX器件进行在线配置时，将产生下列哪种文件( D )。 A. *.pof B. *.jed C. *.tdf D. *.sof
4．在VHDL的端口声明语句中，用( D )声明端口为具有输出并向内部反馈的模式。 A．IN B．OUT C．INOUT D．BUFFER
5．在下列标识符中，( D )是VHDL合法标识符。 A．4h_adde B．h_adde_C．_h_adde
D．h_adder
6. 用QuartusI软件实现原理图设计输入文件的扩展名是（ A ）。 A. *.bdf B. *.vhd C. *.tdf D. *.sof 7. 在图形编辑口中，基本逻辑门在那个库中( A )。
A. Megafunctions B. others C. Primitives D. quartus
8.下列那个选项（ D ）不属于用QuartusI软件实现设计的全编译的功能。
A. 适配 B. 分析与综合 C. 时序分析 D. 设计仿真
9. QuartusII支持多种仿真输入方法，它支持波形方式输入的向量波形文件的扩展名是（ A ） A. *.vwf B. * .vec C. *.tbl D. *.bdf
10．在VHDL语言中，关于信号和变量的区别，以下说法正确的是（ B ） A．信号和变量都可以在进程外部进行声明
B．信号赋值在进程结束时起作用，而变量赋值是立即起作用 C．信号和变量的赋值符相同 D．信号和变量可以在多个进程中使用 二、填空题（10分）
1．基于可编程器件EDA技术主要包括四大要素，分别为 大规模可编程器件 、 硬件描述语言 、 软件开发工具 、实验开发系统 。
2．可编程器件分为 可编程逻辑器件 和可编程模拟器件。
3．CPLD的基本结构是由 可编程逻辑阵列宏单元（LMC） 、 可编程I/O单元（IOC) 和 可编程共 4 页 第 1 页
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内部连线 、三部分组成。
4．在VHDL中，使用std_logic和std_logic_vector这两种数据类型时，必须进行如下声明 LIBRARY
IEEE ； USE IEEE.STD_LOGIC_1164.ALL ；
四、判断下面程序是否有错误，如果有，请用下划线画出来，并在相应行的后面加以改正或说明（10分） (共有10处错误) LIBRARY ieee USE ieee.std_logic.1164.ALL; ENTITY decod3_8 IS
PORT(
A, B,C,G1,G2A,G2B: IN STD_LOGIC; Y: OUT STD_LOGIC.VECTOR(7 DOWNTO 0)); END decoder3_8;
ARCHITECTURE fun OF decoder3_8 IS
SIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0); Indata:= C&B&A; BEGIN
IF (G1='1' AND G2A='0' AND G2B='0') THEN
CASE indata IS
WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN OTHERS =>Y<=\
BEGIN
encoder: PROCESS (indata; G1, G2A,G2B) END ;
Y:=\ELSE END IF;
END PROCESS encod; END fuw; 五 、解释程序 （18分） 要求：
1． 解释程序中右边带有下划线的语句，并将解释写在下划线上(10分)。
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2． 说明该设计程序的功能。（4分）
Library ieee; IEEE库使用说明 Use ieee.std_logic_1164.all; 定义元件库 Use ieee.std_logic_unsigned.all;
Entity up_down is 定义一个名为up_down 的实体
Port(clk,rst,en,up: in std_logic;
Q: out std_logic_vector(2 downto 0); 定义一个3输出引脚Q，以总线形式表示 Co: out std_logic);
End;
Architecture a of up_down is 结构体说明，定义了一个名为a的结构体 Signal count: std_logic_vector(2 downto 0); 定义了一个3位的信号 Begin
Process(clk,rst) 进程(clk，rst为敏感信号表) Begin
If rst='0' then
Count<=(others=>'0');
Elsif rising_edge(clk) then 当上升沿到来时执行下面的程序
If en='1' then
Case up is
When '1' => count<=count+1; 当UP=1时，count=count+1
When others =>count<=count-1;
End case; case语句结束标志
End if;
End if;
End process; Q<=count;
Co <='1' when en='1' and ((up='1' and count=7) or (up='0' and count=0)) else '0';
End;
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2.图3是一个含有上升沿触发的D触发器的时序电路，请用VHDL语言编写该设计文件。（14分）
图3
Library ieee;
Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity xiao is
Port(clk,a: in std_logic;
y: out std_logic);
End xiao;
Architecture a of xiao is
Signal temp: std_logic； Begin
Temp<=a nor y; Process(clk,temp) Begin
If clk'event and clk'='1' THEN Y<=temp; End if;
End process; End a;
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