实验五、ADC0809采样状态机
一、文本设计输入（VHDL）法
图一 ADC0809采样状态机文本设计输入
图二 程序运行编译结果
二、RTL电路图
图三 ADC0809采样状态机RTL电路图
三、ADC0809采样状态图
图四 ADC0809采样状态图
四、ADC0809采样状态机工作时序
图五 ADC0809采样状态机工作时序图
上图显示了一个完整的采样周期。复位信号后进入状态s0；第二个时钟上升沿后，状态机进入状态s1，由start、ale发出采样和地址选通的控制信号。而后，eoc由高电平变为低电平，ADC0809的8位数据输出端呈现高阻状态“ZZ”。在状态s2，等待了clk的数个时钟周期之后，eoc变为高电平，表示转换结束；进入状态s3，在此状态的输出允许oe被被设置成高电平。此时ADC0809的数据输出端d[7.. 0]即输出已经转换好的数据5EH。在状态s4，lock_t发出一个脉冲，其上升沿立即将d端口的5E锁入q和regl中。
图六 ADC0809采样状态机Symbol
一、文本设计输入（VHDL）法
图一 序列检测器文本设计输入
图二 程序运行编译结果
二、序列检测器RTL电路图
图三 序列检测器RTL电路图
