计算机组成原理课后答案第六章
１ ．如何区别存储器和寄存器？ 两者是一回事的说法对吗？
解：存储器和寄存器不是一回事。存储器在CPU 的外边，专门用来存放程序和数据，访问存储器的速度较慢。寄存器属于CPU 的一部分，访问寄存器的速度很快。
２ ．存储器的主要功能是什么？ 为什么要把存储系统分成若干个不同层次？ 主要有 哪些层次？
解：存储器的主要功能是用来保存程序和数据。存储系统是由几个容量、速度和价存储系统和结构各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache － 主存存储层次（Cache 存储系统） ；主存和辅存间称为主存— 辅存存储层次（虚拟存储系统） 。
３ ．什么是半导体存储器？ 它有什么特点？
解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。半导体存储器具有容量大、速度快、体积小、可靠性高等特点。半导体随机存储器存储的信息会因为断电而丢失。
４ ．SRAM 记忆单元电路的工作原理是什么？ 它和DRAM 记忆单元电路相比有何异 同点？
解：SRAM 记忆单元由６ 个MOS 管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留。DRAM 记忆单元可以由４ 个和单个MOS管组成，利用栅极电容存储信息，需要定时刷新。
５ ．动态RAM 为什么要刷新？ 一般有几种刷新方式？ 各有什么优缺点？
解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。常见的刷新方式有集中式、分散式和异步式３ 种。集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。分散方式的特点是没有死区；但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。异步方式虽然也有死区，但比集中方式的死区小得多，而且减少了刷新次数，是比较实用的一种刷新方式。 ６ ．一般存储芯片都设有片选端CS ，它有什么用途？
解：片选线CS用来决定该芯片是否被选中。CS ＝ ０ ，芯片被选中；CS ＝ １ ，芯片不选中。
７ ．DRAM 芯片和SRAM 芯片通常有何不同？ 解：主要区别有：
① DRAM 记忆单元是利用栅极电容存储信息；SRAM 记忆单元利用双稳态触发器来存储信息。
② DRAM 集成度高，功耗小，但存取速度慢，一般用来组成大容量主存系统；SRAM的存取速度快，但集成度低，功耗也较大，所以一般用来组成高速缓冲存储器和小容量主存系统。
③ SRAM 芯片需要有片选端CS ，DRAM 芯片可以不设CS ，而用行选通信号RAS 、列选通CAS兼作片选信号。
④ SRAM 芯片的地址线直接与容量相关，而DRAM 芯片常采用了地址复用技术，以减少地址线的数量。
８ ．有哪几种只读存储器？ 它们各自有何特点？
解：MROM ：可靠性高，集成度高，形成批量之后价格便宜，但用户对制造厂的依赖性过
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计算机组成原理课后答案第六章
大，灵活性差。PROM ：允许用户利用专门的设备（编程器）写入自己的程序，但一旦写入后，其内容将无法改变。写入都是不可逆的，所以只能进行一次性写入。EPROM ：不仅可以由用户利用编程器写入信息，而且可以对其内容进行多次改写。EPROM 又可分为两种：紫外线擦除（UVEPROM）和电擦除（EEPROM） 。闪速存储器：既可在不加电的情况下长期保存信息，又能在线进行快速擦除与重写，兼备了EEPROM 和RAM 的优点。 ９ ．说明存取周期和存取时间的区别。 解：存取周期是指主存进行一次完整的读写操作所需的全部时间，即连续两次访问存储器操作之间所需要的最短时间。存取时间是指从启动一次存储器操作到完成该操作所经历的时间。存取周期一定大于存取时间。
１０ ．一个１K × ８ 的存储芯片需要多少根地址线、数据输入线和输出线？ 解：需要１０ 根地址线，８ 根数据输入和输出线。
１１ ．某机字长为３２ 位，其存储容量是６４KB ，按字编址的寻址范围是多少？ 若主存以字节编址，试画出主存字地址和字节地址的分配情况。
解：某机字长为３２ 位，其存储容量是６４KB ，按字编址的寻址范围是１６KW 。若主存以字节编址，每一个存储字包含４ 个单独编址的存储字节。假设采用大端方案，即字地址等于最高有效字节地址，且字地址总是等于４ 的整数倍，正好用地址码的最末两位来区分同一个字中的４ 个字节。
１２ ．一个容量为１６K × ３２ 位的存储器，其地址线和数据线的总和是多少？ 当选用下列不同规格的存储芯片时，各需要多少片？
１K × ４ 位，２K × ８ 位，４K × ４ 位，１６K × １ 位，４K × ８ 位，８K × ８ 位。
解：地址线１４ 根，数据线３２ 根，共４６ 根。
若选用不同规格的存储芯片，则需要：１K × ４ 位芯片１２８ 片，２K × ８ 位芯片３２ 片，４K × ４ 位芯片３２ 片，１６K × １ 位芯片３２ 片，４K × ８ 位芯片１６ 片，８K × ８ 位芯片８ 片。
１３ ．现有１０２４ × １ 的存储芯片，若用它组成容量为１６K × ８ 的存储器。试求：
（１） 实现该存储器所需的芯片数量？
（２） 若将这些芯片分装在若干块板上，每块板的容量为４K × ８ ，该存储器所需的地址线总位数是多少？ 其中几位用于选板？ 几位用于选片？ 几位用作片内地址？ 解：（１） 需１０２４ × １ 的芯片１２８ 片。
（２） 该存储器所需的地址线总位数是１４ 位，其中２ 位用于选板，２ 位用于选片，１０ 位
用作片内地址。
１４ ．已知某机字长８ 位，现采用半导体存储器作主存，其地址线为１６ 位，若使用１K × ４ 的SRAM 芯片组成该机所允许的最大主存空间，并采用存储模板结构形式。 （１） 若每块模板容量为４K × ８ ，共需多少块存储模板？ （２） 画出一个模板内各芯片的连接逻辑图。 解：（１） 根据题干可知存储器容量为２１６ ＝ ６４KB ，故共需１６ 块存储模板。 １５ ．某半导体存储器容量１６K × ８ ，可选SRAM 芯片的容量为４K × ４ ；地址总线A１５ ～ A０ （低） ，双向数据总线D７ ～ D０ （低） ，由R／W线控制读／写。请设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑及片选信号的极性。 解：存储器的逻辑图与图５唱２０ 很相似，区别仅在于地址线的连接上，故省略。 地址分配如下：
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计算机组成原理课后答案第六章
A１５ A１４ A１３ A１２ A１１ ～ A０ X X ０ ０ ——— 第一组 X X ０ １ ——— 第二组 X X １ ０ ——— 第三组 X X １ １ ——— 第四组
假设采用部分译码方式，片选逻辑为： CS０ ＝ A１３ ? A１２ CS１ ＝ A１３ ? A１２ CS２ ＝ A１３ ? A１２ CS３ ＝ A１３ ? A１２
１６ ．现有如下存储芯片：２K × １ 的ROM 、４K × １ 的RAM 、８K × １ 的ROM 。若用它们组成容量为１６KB 的存储器，前４KB 为ROM ，后１２KB 为RAM ，CPU 的地址总线１６ 位。 （１） 各种存储芯片分别用多少片？
（２） 正确选用译码器及门电路，并画出相应的逻辑结构图。 （３） 指出有无地址重叠现象。 解：（１） 需要用２K × １ 的ROM 芯片１６ 片，４K × １ 的RAM 芯片２４ 片。不能使用８K × １ 的ROM 芯片，因为它大于ROM 应有的空间。 （２） 各存储芯片的地址分配如下： 相应的逻辑结构图如图５唱２１ 所示。
（３） 有地址重叠现象。因为地址线A１５ 、A１４ 没有参加译码。 １７ ．用容量为１６K × １ 的DRAM 芯片构成６４KB 的存储器。 （１） 画出该存储器的结构框图。
（２） 设存储器的读／写周期均为０ ．５μs ，CPU 在１μs 内至少要访存一次，试问采用哪种刷新方式比较合理？ 相邻两行之间的刷新间隔是多少？ 对全部存储单元刷新一遍所需的实际刷新时间是多少？ 解：（１） 存_______储器的结构框图如图５唱２２ 所示。
（２） 因为要求CPU 在１μs 内至少要访存一次，所以不能使用集中刷新方式，分散和 异步刷新方式都可以使用，但异步刷新方式比较合理。
相邻两行之间的刷新间隔＝ 最大刷新间隔时间÷ 行数＝ ２ms ÷ １２８ ＝ １５ ．６２５μs 。取１５ ．５μs ，即进行读或写操作３１ 次之后刷新一行。
对全部存储单元刷新一遍所需的实际刷新时间＝ ０ ．５μs × １２８ ＝ ６４μs
１８ ．有一个８ 位机，采用单总线结构，地址总线１６ 位（A１５ ～ A０ ） ，数据总线８ 位（D７ ～ D０ ） ，控制总线中与主存有关的信号有MREQ（低电平有效允许访存）和R／W（高电平为读命令，低电平为写命令） 。主存地址分配如下：从０ ～ ８１９１ 为系统程序区，由ROM 芯片组成；从８１９２ ～ ３２７６７为用户程序区；最后（最大地址）２K 地址空间为系统程序工作区。（上述地址均用十进制表示，按字节编址。）现有如下存储芯片：８K × ８ 的ROM ，１６K × １ 、２K × ８ 、４K × ８ 、８K × ８ 的SRAM 。请从上述规格中选用芯片设计该机主存储器，画出主存的连接框图，并请注意画出片选逻辑及与CPU 的连接。
解：根据CPU 的地址线、数据线，可确定整个主存空间为６４K × ８ 。系统程序区由ROM 芯片组成；用户程序区和系统程序工作区均由RAM 芯片组成。共需：８K × ８ 的ROM 芯片１ 片，８K × ８ 的SRAM 芯片３ 片，２K × ８ 的SRAM 芯片１ 片。主存地址分配如图５唱２３ 所示，主存的连接框图如图５唱２４ 所示。
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计算机组成原理课后答案第六章
A１５ A１４ A１３ A１２ A１１ A１０ ～ A０ ０ ０ ０ ——————————————— ８KB ROM ０ ０ １ ——————————————— ８KB RAM ０ １ ０ ——————————————— ８KB RAM ０ １ １ ——————————————— ８KB RAM １ １ １ １ １ ——— ２KB RAM
１９ ．某半导体存储器容量１５KB ，其中固化区８KB ，可选EPROM 芯片为４K × ８ ；可随机读_______／写区７KB ，可选SRAM 芯片有：４K × ４ 、２K × ４ 、１K × ４ 。地址总线A１５ ～ A０ （A０ 为最低位） ，双向数据总线D７ ～ D０ （D０ 为最低位） ，R／W控制读／写，MREQ为低电平时允许存储器工作信号。请设计并画出该存储器逻辑图，注明地址分配、片选逻辑、片选信号极性等。 解：该存储器的地址分配如下：
４K × ８ EPROM ００００H ～ ０FFFH
４K × ８ EPROM １０００H ～ １FFFH ８KB ROM ４K × ４ RAM（２ 片） ２０００H ～ ２FFFH ２K × ４ RAM（２ 片） ３０００H ～ ３７FFH １K × ４ RAM（２ 片） ３８００H ～ ３BFFH ７KB RAM
假设采用部分译码方式，片选逻辑为： CS０ ＝ A１３ ? A１２ CS１ ＝ A１３ ? A１２ CS２ ＝ A１３ ? A１２
CS３ ＝ A１３ ? A１２ ? A１１
CS４ ＝ A１３ ? A１２ ? A１１ ? A１０
２０ ．某机地址总线１６ 位A１５ ～ A０ （A０ 为最低位） ，访存空间６４KB 。外围设备与主存统一编址，I／O 空间占用FC００ ～ FFFFH 。现用２１６４ 芯片（６４K × １）构成主存储器，请设计并画出该存储器逻辑图，并画出芯片地址线、数据线与总线的连接逻辑以及行选信号与列选信号的逻辑式，使访问I／O 时不访问主存。动态刷新逻辑可以暂不考虑。
解：存储器逻辑图如图５唱２６ 所示，为简单起见，在图中没有考虑行选信号和列选信号，行选信号和列选信号的逻辑式可参考下题。
在６４KB 空间的最后１KB 为I／O 空间，在此区间CS无效，不访问主存。
２１ ．已知有１６K × １ 的DRAM 芯片，其引脚功能如下：地址输入A６ ～ A０ ，行地址选择RAS ，列地址选择CAS ，数据输入端DIN ，数据输出端DOUT ，控制端WE 。请用给定芯片构成２５６KB 的存储器，采用奇偶校验，试问：需要芯片的总数是多少？ 并请：
（１） 正确画出存储器的连接框图。
（２） 写出各芯片RAS和CAS形成条件。
（３） 若芯片内部采用１２８ × １２８ 矩阵排列，求异步刷新时该存储器的刷新间隔。 解：（１） 需要的芯片数＝ １２８ 片
（２） 存储器正常读写操作时，RAS比CAS先有效，由于行、列分时传送，所以RAS与CAS也应分时出现，且RAS在先，CAS在后，分别与时间因素t１ ，t２ 有关。A１７ ～ A１４ 用于译码选择１６ 个不同的１６KB 空间，译码电路如图５唱２８ 所示，RAS和CAS的形成条件分别为：
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