出了一些信号格式的简单描述，有心的朋友应该熟悉并记住他们。
图5-2.信号格式
NRZ Non Return to Zero，不返回，代表存储于向量存储器的实际数据，它 不含有时沿信息，只在每个周期的起始（T0）发生变化。
DNRZ Delayed Non Return to Zero，延迟不返回，顾名思义，它和NRZ一样 代表存储于向量存储器的数据，只是周期中数据的转变点不在T0。如果当前周期和前一周 期的数据不同，DNRZ会在预先定义的延时点上发生跳变。
RZ Return to Zero，返回0，当数据为1时提供一个正向脉冲，数据为0 时则没有变化。RZ信号含有前（上升）沿和后（下降）沿这两个时间沿。当相应管脚的 所有向量都为逻辑1时，用RZ格式则等于提供正向脉冲的时钟。一些上升沿有效的信 号，如片选（CS）信号，也会要求使用RZ格式。
RO Return to One，返回1，与RZ相反，当数据为0时提供一个负向脉冲，数据为1时则保持。RO信号也有前（下降）沿和后（上升）沿。当相应管脚的所有向量都为逻 辑0时，RO格式提供了负向脉冲的时钟。一些下降沿有效的信号，如始能（OE/）信号， 会要求使用RO格式。
SBC Surround By Complement，补码环绕，当前后周期的数据不同时，它 可以在一个周期内提供3个跳变沿，信号更为复杂：首先在T0翻转电平，等待预定的延 迟后，在定义的脉冲宽度内表现真实的向量数据，最后再次翻转电平并在周期内剩下的时 间保持。SBC是运行测试向量时唯一能同时保证信号建立（setup）和保持（hold）时间的信 号格式，也被称为XOR格式。
ZD Z（Impendance）Drive，高阻驱动，允许输入驱动在同一周期内打开
和关闭。当驱动关闭，测试通道处于高阻态；当驱动打开，则根据向量给DUT送出逻辑 0或1。
输入信号时序
一旦决定了测试周期，周期内各控制信号的布局及时沿位置也就可以确定了。通常来 说，输入信号有两类：控制信号和数据信号。数据信号在控制信号决定的时间点提供数据 读入或锁定到器件内部逻辑。
第一个要决定的是控制信号的有效时沿和数据信号的建立和保持时间，这些信息将决 定周期内各输入信号时间沿的位置。
接下来决定各输入信号的格式。时钟信号通常使用RZ（正脉冲）或RO（负脉冲）格 式；上升沿有效的信号如片选（CS）或读（READ）常使用RZ格式；下降沿有效的信号 如输出始能（OE/）常使用RO格式；拥有建立和保持时间要求的数据信号常使用SBC格 式；其他的输入信号则可以使用NRZ或DNRZ格式。
输入信号由测试系统各区域提供的数据组合创建，最后从测试头输出的信号波形是测 试向量、时沿设置、信号格式及VIH/VIL设置共同作用的结果，如图5-3。
图5-3.输入信号的创建
第五章．功能测试（3）——输出数据
输出数据
输出部分的测试由以下组合：
测试向量数据（期望的逻辑状态）
采样时序（周期内何时对输出进行采样） VOL/VOH（期望的逻辑电平） IOL/IOH（输出电流负载） 测试输出
功能测试期间，程序会为每个输出管脚在测试周期内指定一个输出采样时间，在这个时间点上，比较单元会对输出进行采样，再将采样到的DUT输出信号电平和VOL/VOH参考电平相比较。
测试向量含有每个管脚的期望逻辑状态。如果期望是逻辑0，当采样进行时，DUT的输出电平必须小于或等于VOL；如果期望时逻辑1，则必须大于或等于VOH。部分测试系 统还拥有测试高阻态的能力。
图5-4显示了测试普通输出管脚时，DUT输出和VOH/VOL之间pass/fail/pass的关系。
图5-4.功能测试的输出电平 测试高阻态输出
高阻态的输出管脚也可以进行功能性的测试，在这类测试中，将比较器逻辑翻转以得到非有效的逻辑。高阻状态（电平）定义为高于VOL和低于VOH的电压（见图7-5）。DUT的外部电压需将高阻状态拉到非有效（中间）的电压，通过接到参考电压的负载可以做到。通常使用2V的参考电压代表中间级或高阻态。当输出进入高阻态时，将不能输出电压和电流。高阻态输出将会保持其最后的逻辑状态直至器件外部的因素引起输出改变。负载将输出拉到特定的参考电压。
图5-5表示测试高阻抗输出时，DUT输出和VOL/VOH值之间的fail/pass/fail的关系。
图5-5.高阻逻辑 输出电流负载
在功能测试中，DUT输出可能会用到电流负载。PE卡上配置有可编程电流负载（也叫动态电流负载）电路，可以在测试程序中进行设定。如果测试系统不支持可编程负载，则可能需要在外围硬件电路上加上电阻。电流负载的作用是运行功能测试时在输出端施加合适的IOL和IOH电流。
通过施加指定的IOL/IOH电流而测试VOL/VOH电压，输出电流和电压的参数在功能测试运行过程中得以验证，这比用PMU实施相同的测试快得多。 输出信号时序
输出信号的传输通常由时钟和控制信号的时间沿进行控制，要理解这一点，需要察看器件的时序图，确定引起输出信号发生变化的时钟有效沿和控制信号，以及输出达到有效逻辑电平前所需要的延迟时间，这些都是为了确定特定信号采样点在周期内的位置。
测试系统硬件的能力允许的话，采样形式可以是边沿模式或窗口模式。边沿模式只在周期内特定的时间点采集并比较一次数据，而窗口模式则在周期内特定的一段时间都对输出进行采样和比较。
通常来讲，好的测试时序会使输出的变化和测试系统的检测发生在相同的周期内，这样就可以在测试周期内准确地测量输出延迟，保证在测试周期结束前有足够的时间输出准确的结果。一些器件的输出端存在比其他的需要更长的时间达到它们的最终值，在降低的频率上测试能发现传输延迟的问题。还需要认识到的是一些测试系统对输出采样距测试周期内的始端或末端（如T0）距离的问题考虑得不多。
