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上面是自动修复问题，会把所有VTT连接的管脚都修改成为POWER属性。如果希望保持VTT电容和匹配
电阻管脚的UNSPEC属性不变，只把VTT相连的金手指管脚属性修正，可以采用手动地方式执行。选中此错误，点击Resolve Errors下的“Manual”按钮，会弹出Change Pin Use of a Pin窗口。
图 23：Change Pin Use of a Pin窗口
图 24：选中管脚后的Change Pin Use of a Pin窗口
在Change Pin Use of a Pin窗口中，可以简单地通过下方的按钮将所有管脚改为电源或地属性，也可以点
击选中某一管脚后，通过下方的按钮单独修改为电源或地属性。这里，我们依次选中J1.48、J1.49、J1.120和J1.240管脚，并点击下方的“Change Selected Pin to Power”按钮将上述四个管脚修改成电源属性，然后OK退出。
2.4.6 设置叠层
接上节，当我们完成针对上一环节的SI Setup Audit并OK确认后，Setup Power and Ground Nets窗口会切
换至Setup Design Cross-Section窗口，即设置叠层窗口。
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图 25：Setup Design Cross-Section窗口
准确设置电路板的叠层，不仅是仿真的需要，对高速PCB的布线本身，也有一定的必要，例如Allegro的约束管理器（Constraint Manager）是支持用传输延迟来控制“等长”的，这也是相对于控制传输线长度更精确匹配控制方式，但如果叠层没有准确设置，传输延迟的计算也就不再准确，延迟匹配也就无从谈起了。
一般而言，叠层的设计需要依据项目的具体情况，综合成本、结构、密度、电源、信号完整性等多方面因素进行考虑。设计是一个复杂的过程，不过如果是叠层已经确认，只是需要在Allegro PCB SI中输入，就很简单了。叠层的方案可以来自于业界规范，可以来自于已有的设计，也可以来自于PCB板厂的推荐。对于本案例，JEDEC规范中已经给出了推荐的叠层。
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图 26：JEDEC规范中的RDIMM RC B0叠层
在Setup Design Cross-Section窗口中，我们可以点击“Manually Edit Existing Cross-Section”按钮手动设置叠层，也可以点击“Load Cross-Section From Another Design”按钮从现有brd文件中导入叠层信息，或者点击“Load Cross-Section From A Tech File”按钮从现有tch文件中导入叠层信息。在此，我们点击“Manually Edit Existing Cross-Section”按钮，打开Layout Cross Section窗口。
图 27：Layout Cross Section窗口
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我们可以看到这里的叠层设置已经和JEDEC规范所给出的基本一致，看起来无需再修改了，点击OK后回
到Setup Design Cross-Section窗口，然后点击“Next”按钮以进入下一环节。但此时SI Design Audit窗口再次出现，提示有介质层存在不合理的介电常数“1.474”。
图 28：SI Design Audit窗口提示不合理的介电常数
选中错误消息后点击Resolve Errors栏下方的“Manually”按钮，会重新打开Layout Cross Section窗口，将两个绿油层（2和14层）的介电常数从原先的1.474改为3.6，然后一路OK确认进入下一环节。
2.4.7 设置元器件类别
接上节，当我们完成针对上一环节的SI Setup Audit并OK确认后，Setup Design Cross-Section窗口会切换
至Setup Component Classes窗口，即设置元器件类别窗口。
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