·七段数码显示译码器的功能仿真波形
主要实验步骤：
（1） 用Verilog HDL语言设计3线—8线普通译码器，仿真设计结果。
（2） 用Verilog HDL语言设计七段数码显示译码器，仿真设计结果，进行定时分析。 （3） 分别下载七段数码显示译码器，并进行在线测试。 分析和小结：
若要求显示数字0~F,decode4-7程序应该怎样修改? 答：在case语句中增加以下几句：
a: {a,b,c,d,e,f,g}=7’b1110111; b: {a,b,c,d,e,f,g}=7’b0011111; c: {a,b,c,d,e,f,g}=7’b1001110; d: {a,b,c,d,e,f,g}=7’b0111101; e:{a,b,c,d,e,f,g}=7’b1101111; f: {a,b,c,d,e,f,g}=7’b1001111;
实验四
实验名称：计数器设计 实验目的：
（1） 复习计数器的构成及工作原理。 （2） 掌握用图形法设计计数器的方法。
（3） 掌握用Verilog HDL语言设计计数器的方法。 （4） 进一步掌握时序逻辑电路的仿真方法。 设计原理图或实验原程序： ·十进制计数器的原理图
·计数器的Verilog HDL语言
·十进制计数器的功能仿真波形图
主要实验步骤：
