模式、接收在慢模式）、Slow/Fast（驱动在慢模式、接收在快模式）。为了在Worst Case下仿真，我们一般选择Fast和Slow两种模式进行仿真，最后两种模式因为在实际中不容易遇到，所以我们一般不选。Driver Excitation是指对驱动源进行选择，如选择Active Driver则表示只将拓扑中指定的驱动源作为驱动进行一次仿真，而如选择All-Drivers则是对拓扑中的每个能作为驱动源的器件作为驱动轮流仿真一次，如在图中四个器件都可以作为驱动源（因为都是IO类型的Buffer），则会仿真4次，注意在这种情况下拓扑中的所有器件都必须设成Tristate模式，而且对驱动源是当成Pulse进行仿真的，所以在这种方式下对驱动源的参数设置在Pulse Stimulus中。
● 在Measure Mode中主要设置测量的一些选择，对Measure Delays At：如选Input Threshold表示以输入Buffer的Vil与Vih进行Buffer Delay测量的，如选Vmeas则表示以输出Buffer的参考电压进行测量的，我们应该选择Input Threshold。对Receiver Selection，如选All表示所有非驱动的器件都作为接收，如选Select One则在仿真开始时它会让你选择其中的一个作为接收源。在我们的实际仿真中，对这两个选择的意义并不大，因为无论选哪一种，在仿真后数据报表中都会列出所有非驱动源的数据结果。在Custom Simulation中选择仿真的类别，Reflection表示时域发射仿真，Crosstalk表示串扰仿真，EMI表示电磁干扰仿真。
● 在EMI标签窗口中，主要设定EMI的规则，及接收天线的距离（Cadence对EMI仿真只能看它的EMI能不能符合设定的规则）。
图15： 仿真参数设置窗口
4、 仿真结果的设置
在SQ signal explorer expert主界面下部分中的Measurement标签窗口（图16所示）中选择Reflection，在Reflection下面将需要显示结果的值选中。
图16： SQ signal explorer expert主界面下的Measurement标签栏
5、 仿真
在拓扑上各元件的参数设定以后以及仿真参数设定以后，即可以进行仿真。仿真可以点击工具图标或执行命令Analyse/Simulation。仿真完成后，根据设置的仿真模式和仿真次数，在下面的Result栏中就会显示出相应的仿真结果数据。右击某一个数据后选择View Waveform，就可以进入Sigwave界面看波形。如图17所示：双击左边波形名称中任何一个波形符号即可打开或关闭相应的波形，选中波形后还可以更改波形的颜色。
对左边的一些波形名称解释如下：
ODTA D4 K3表示拓扑中D4器件K3 Pin处的波形； ODTA D4 K3_buffdly表示接测试负载时K3 Pin处的波形； ODTA D4 K3_buffdlyi表示接测试负载时K3 Pad处的波形； ODTA D4 K3i表示拓扑中D4器件K3 Pad处的波形；
注意对buffdly与buffdlyi的波形只有驱动端才有，对接收端，都只有输入端Pin 与Pad的两个波形。
在波形图上打开测试负载曲线和所关心的接收曲线，同时打开Vmeas和接收端的Vil、Vih，就可以进行SwitchDelay和SettleDelay等数值实际测量，测量的结果应该与主界面Result栏中的数据一致。
图17： 波形窗口
目前，Cadence还不能从PCB预布局或PCB板图中直接抽取出差分线进行，对于差分线的仿真必须在SQ Signal Explorer Expert中手工加入元件和互连线来模拟实际的板图结构来进行仿真。手工加入元件的方法是Edit/Add Part，即可以加入各种IO Buffer，分立的ESPICE器件，互连线（包括TLINE与TRACE）等。
6、 给拓扑加约束
在仿真中，需要根据仿真结果不断修改拓扑结构以及预布局上元器件的相对位置，得到一个最优的拓扑结果，就需要在拓扑中加入约束，并将有约束的拓扑赋给板中的网络，用以指导与约束随后的PCB布线。
加约束的方法：在SQ signal explorer expert主界面选择Set/Constraint，就可以在弹出的图18所示框中加入各种约束，下面分别介绍：
● 在Switch-Settle栏，可以填入从各发送端到各接收端的Min Switch Delay和Max Settle Delay，这是对时钟同步信号而言的，是根据芯片Datasheet上的AC参数及公式计算得到的；这一栏的数据对布线而言没有任何作用，它是作为后仿真检查的参考用的；
● 在Prop Delay栏，填入拓扑中各个Pin到Pin、Pin到T点以及T点到T点的传输延时规则，直观地说，也就是对拓扑中各传输线长度的限制，这一栏的规则是最重要的规则，它将直接约束PCB的布线；
●在Impedance栏，它是对拓扑中各段传输线阻抗的约束，约束了各段传输线的阻抗变化范围，若这一栏不填，则表示对传输线的阻抗无要求；
● 在Rel Prop Delay栏，可以定义一些传输线的长度匹配规则，其中Scope的选项有两个：Local和Global，Local表示只对本条Net/Xnet有效，而Global则对本拓扑对应的所有Net/Xnet在整体的长度匹配上都有约束。
● 在Max Parrallel栏，它进行了平行长度的约束，即它允许在两条线的间距多大时最长能平行多长。这是需要进行串扰仿真后才能得到的数据。
● 在Wiring栏，它约束了拓扑与网络的对应关系，注意在Mapping Mode中，我们一般选择Pinuse and Refdes，表示在赋拓扑的时候可以通过管脚的IO Buffer类型和参考位号将拓扑中Pin与实际网络中的Pin对应起来；对Physical中的各项主要现在线的总长、过孔数、端接长度等；对EMI中可以限制在表层走线的最大长度；
● 在Signal Integrity栏，可以加入对信号的过冲电压、串扰电压、SSN等的限制； ● 在User-Defined栏，可以输入用户自己的其他约束。
● 对以上各栏中，我们用到最多的是Prop Delay，对线长有匹配需要的，也需要用到Rel Prop Delay ，对高速信号，也需要用到Max Parallel这一栏的约束。
图18： 设置拓扑结构约束的界面
7、 赋拓扑
对关键网络的拓扑仿真结束后，就可以把已经完成的拓扑赋给具体的网络。赋拓扑的过
