西 南 交 通 大 学 毕业设计（论文）
CMOS加法电路的设计与研究
年 级: 2005级 学 号: 20052541 姓 名: 李 阳 专 业: 电子科学与技术(微电子技术方向) 指导老师: 白天蕊
二零零九年六月
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院 系 信息科学与技术学院 专 业 电子科学与技术（微电子技术方向） 年 级 2005级 姓 名 李阳
题 目 CMOS加法电路的设计与研究
指导教师
评 语
指导教师 (签章)
评 阅 人
评 语
评 阅 人 (签章)
成 绩
答辩委员会主任 (签章)
年 月 日
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毕 业 设 计 任 务 书
班 级 微电1班 学 生 姓 名 李阳 学 号 20052541 专 业 电子科学与技术（微电子技术方向） 发 题 日 期：2008年 12月 20 日 完 成 日 期：2009 年 6月 10日
题 目 CMOS加法电路设计与研究 题目类型：工程设计 √技术专题研究 理论研究 软硬件产品开发 一、
设计任务及要求
要求在CADENCE定制设计平台Vertuso下，用AMI05工艺，设计1位全加电路和多位加法电路，并对各种加法电路的性能进行比较分析。 具体设计任务如下： 1．学习cadence 设计平台 2．一位全加电路设计、优化与仿真 3．多位加法电路设计与仿真 4．加法电路版图设计 5．加法器电路性能分析与比较 二、
应完成的硬件或软件实验
1．原理图设计与仿真 2．版图设计 三、
应交出的设计文件及实物（包括设计论文、程序清单或磁盘、实验装置或产品等）
1．设计论文 2．电路原理图和仿真结果 3．电路的版图 四、
指导教师提供的设计资料
1．CADENCE Virtuoso Layout Editor User Guide 2．Virtuoso Schematic Composer User Guide 3．Cell design tutorial 五、
要求学生搜集的技术资料（指出搜集资料的技术领域）
1．CADENCE 相关资料
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2．加法电路相关资料 六、
设计进度安排
第一部分 学习数字集成电路设计相关知识 （1~3周） 第二部分 熟悉CADENCE 版图设计平台 （4~5周） 第三部分 设计电路原理图并仿真、设计版图、撰写设计论文 （6~16周）
评阅及答辩 （ 周）
指导教师： 年 月 日
系主任审查意见：
审 批 人： 年 月 日
注：设计任务书审查合格后，发到学生手上。
西南交通大学信息科学与技术学院 2008年制
