④ 4，2，10ns
⑤ 低有效，IOR，0010 ⑥ 寻址，数据传送
⑦ 127，1.5Mb/s，12Mb/s ⑧ 地址，数据 ⑨ D/C，W/R ⑩ BRDY，I/O CH RDY 〔习题5.4〕
处理器有哪4种最基本的总线操作（周期）？ 〔解答〕
存储器读、存储器写，I/O读、I/O写。
〔习题5.5〕8086处理器的输入控制信号有RESET，HOLD，NMI和INTR，其含义各是什么？当它们有效时，8086 CPU将出现何种反应？
〔解答〕
RESET：复位输入信号，高电平有效。该引脚有效时，将迫使处理器回到其初始状态；转为无效时，CPU重新开始工作。
HOLD：总线请求，是一个高电平有效的输入信号。该引脚有效时，表示其他总线主控设备向处理器申请使用原来由处理器控制的总线。
NMI：不可屏蔽中断请求，是一个利用上升沿有效的输入信号。该引脚信号有效时，表示外界向CPU申请不可屏蔽中断。
INTR：可屏蔽中断请求，是一个高电平有效的输入信号。该引脚信号有效时，表示中断请求设备向处理器申请可屏蔽中断。
〔习题5.6〕区别概念：指令周期、总线周期（机器周期）、时钟周期、T状态。
〔解答〕
指令周期：一条指令从取指、译码到最终执行完成的过程。 总线周期（机器周期）：有数据交换的总线操作。
时钟周期：处理器的基本工作节拍，由时钟信号产生，一个高电平和一个低电平为一个周期。
T状态：完成特定操作的一个时钟周期。由于时间上一个T状态等于一个时钟周期，所以常常将两者混为一谈。
〔习题5.7〕总结8086各个T状态的主要功能。
〔解答〕
T1状态：总线周期的第一个时钟周期主要用于输出存储器地址或I/O地址； T2状态：输出读/写控制信号。
T3状态：锁存地址、处理器提供的控制信号和数据在总线上继续维持有效，且T3时钟的前沿（下降沿）对READY引脚进行检测。READY信号有效，进入T4周期。
T4状态：总线周期的最后一个时钟周期，处理器和存储器或I/O端口继续进行数据传送，直到完成，并为下一个总线周期做好准备。
Tw状态：等待状态。处理器在T3前沿发现READY信号无效后，插入Tw。Tw状态的引脚信号延续T3时的状态、维持不变。
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〔习题5.8〕请解释8086（最小组态）以下引脚信号的含义：CLK，A19/S6～A16/S3，AD15～AD0，ALE，
M/IO，RD和WR。默画它们在具有一个等待状态的存储器读总线周期中的波形示意。
〔解答〕
CLK：时钟输入。时钟信号是一个频率稳定的数字信号，其频率就是处理器的工作频率，工作频率的倒数就是时钟周期的时间长度。
A19/S6～A16/S3：地址/状态分时复用引脚，是一组4个具有三态能力的输出信号。这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16，在访问外设的第一个时钟周期输出低电平无效；其他时间输出状态信号S6～S3。
AD15～AD0：地址/数据分时复用引脚，共16个引脚，用作地址总线时是单向输出信号；用作数据总线时是双向信号，具有三态输出能力。
ALE：地址锁存允许，是一个三态、输出、高电平有效的信号。有效时，表示复用引脚（AD15～AD0和A19/S6～A16/S3）上正在传送地址信号。
M/IO：访问存储器或者I/O，是一个三态输出信号，该引脚高电平时，表示处理器将访问存储器，
此时地址总线A19～A0提供20位的存储器物理地址。该引脚低电平时，表示处理器将访问I/O端口，此时地址总线A15～A0提供16位的I/O地址。
RD：读控制，也是一个三态、输出低电平有效信号。有效时，表示处理器正在从存储单元或I/O端
口读取数据。
WR：写控制，是一个三态、输出低电平有效信号。有效时，表示处理器正将数据写到存储单元或
I/O端口。
T1 CLK M/IOBHE/S7, A19/S6～A16/S3
T2 T3 Tw T4 BHEA19~A06 S7～S0 高阻 高阻 AD15～AD0 A15～A0 输入数据 ALE RD READY
图6-1 具有一个Tw的存储器读总线周期时序
〔习题5.9〕
区别如下总线概念：芯片总线、局部总线、系统总线；并行总线、串行总线；地址总线、数据总线、控制总线；ISA总线、PCI总线。
〔解答〕
芯片总线：是指大规模集成电路芯片内部，或系统中各种不同器件连接在一起的总线；用于芯片级互连。
局部总线：位于处理器附件的器件相互连接的总线，相对于芯片总线。 系统总线：通常是指微机系统的主要总线。 并行总线：采用并行传输方式的总线。
串行总线：将多位数据按二进制位的顺序在数据线上逐位传送的总线。 地址总线：实现地址信息互连和交换的一组导线。 数据总线：实现数据信息互连和交换的一组导线。
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控制总线：控制协调处理器和内存、外设交互信息的一组导线。
ISA总线：即IBM PC/AT总线，以处理器80286引脚形成的总线，分成支持8位操作的前62信号和扩展16位操作的后36信号。
PCI总线：外设部件互连总线，不仅适用于IA-32处理器，也适用其它处理器，支持32位和64位操作，广泛用于32位通用微型计算机中。
〔习题5.10〕什么是同步时序、半同步时序和异步时序？
〔解答〕
同步时序：总线操作的各个过程由共用的总线时钟信号控制。 半同步时序：总线操作仍由共用的总线时钟信号控制，但慢速模块可以通过等待信号让快速模块等待。 异步时序：总线操作需要握手（Handshake）联络（应答）信号控制，总线时钟信号可有可无。
〔习题5.11〕EISA总线的时钟频率是8MHz，每2个时钟可以传送一个32位数据，计算其总线带宽。 〔解答〕
（32×8）÷（2×8）＝16MBps 〔习题5.12〕
PCI总线有什么特点？
〔解答〕
PCI总线与处理器无关，具有32位和64位数据总线，有＋5V和＋3.3V两种设计，采用集中式总线仲裁、支持多处理器系统，通过桥（Bridge）电路兼容ISA/EISA总线，具有即插即用的自动配置能力等一系列优势。 〔习题5.13〕
PCI总线操作如何插入等待状态？
〔解答〕
主设备利用IRDY#信号无效、从设备利用TRDY#信号无效要求对方等待，即插入等待状态。 〔习题5.14〕
什么是USB总线支持的“热插拔”，这个特性有什么意义？
〔解答〕
“热插拔”是在PC机正常工作状态进行插入或拔出。这个特性可以使用户随时连接USB设备。 〔习题5.15〕
简述USB总线的主要特征？ 〔解答〕
使用方便、扩充能力强。
支持多种传输速度、适用面广。 低功耗、低成本、占用系统资源少。 〔习题5.16〕
USB总线的集线器有什么作用？主机上是否需要集线器？ 〔解答〕
集线器是专门用于提供额外USB接入点的USB设备。 主机需要集线器，被称为根集线器。
〔习题5.17〕USB总线协议支持哪几种数据传输方式？简述之。 〔解答〕
USB的数据传输有4种：
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控制传输——在USB设备初次安装时，USB系统软件使用控制传输方式设置USB设备参数、发送控制指令、查询状态等。
批量传输——对于打印机、扫描仪等设备需要传输大量数据，可以使用批量传输方式连续传输一批数据。
中断传输——该方式传输的数据量很小，但需要及时处理，以保证实时性，主要用于键盘、鼠标等设备上。
同步传输——该方式以稳定的速率发送和接收信息，保证数据的连续和及时，用于数据传输正确性要求不高而对实时性要求高的外设，例如麦克风、喇叭、电话等。
第6章 存储系统
〔习题6.1〕简答题
（1）存储系统为什么不能采用一种存储器件构成？ （2）什么是高速命中和高速缺失（未命中）？
（3）高速缓存Cache系统的标签存储器有什么作用？ （4）什么是Cache的地址映射？
（5）Cache的写入策略用于解决什么问题？
（6）存储器的存取时间和存取周期有什么区别？ （7）虚拟存储器是什么存储器？
（8）DRAM芯片怎么有行地址又有列地址？ （9）地址重复是怎么回事？
（10）页表项的P（D0）位有什么作用？
〔解答〕
① 因为各种存储器件在容量、速度和价格方面存在矛盾。速度快，则单位价格高；容量大，单位价格低，但存取速度慢。故存储系统不能采用一种存储器件。
② Cache中复制着主存的部分内容。当处理器试图读取主存的某个字时，Cache控制器首先检查Cache中是否已包含有这个字。若有，则处理器直接读取Cache，这种情况称为高速命中；若无，则称为高速缺失。
③ 标签存储器保存着该数据所在主存的地址信息。
④ 主存块与Cache行之间的对应关系称“地址映射”， Cache通过地址映射确定一个主存块应放到哪个Cache行组中。
⑤ 写入策略用于解决写入Cache时引起主存和Cache内容不一致性的问题。
⑥ 存取时间是指从读/写命令发出，到数据传输操作完成所经历的时间；存取周期表示两次存储器访问所允许的最小时间间隔。存取周期大于等于存取时间。
⑦ 虚拟存储器是由操作系统利用辅助存储器、以磁盘文件形式建立的、在主存储器与辅助存储器之间的一个存储器。
⑧ DRAM芯片容量大、芯片小，高集成度，引脚数量少。故DRAM芯片将地址引脚分时复用，即用一组地址引脚传送两批地址。第一批地址称行地址，第二批地址称列地址。
⑨ 译码电路中只有部分地址线参与译码会造成地址重复，也就是一个存储单元占有多个存储器地址。 ⑩页表项的P位称为存在位（Present），表示该页面是否在物理存储器中。 〔习题6.2〕判断题
（1）存储系统的高速缓存需要操作系统的配合才能提高主存访问速度。
（2）指令访问的操作数可能是8，16或32位，但主存与Cache间却以数据块为单位传输。 （3）为了加快段描述符和页表项的访问速度，IA-32处理器内部分别设置了段描述符高速缓冲器和转换后备缓冲器。它们的基本工作原理类似主存的高速缓存。
（4）存储器芯片的集成度高表示单位芯片面积制作的存储单元数多。 （5）微机大容量主存一般采用DRAM芯片组成。⑤ 对
（6）部分译码可以简化译码电路，不会减少可用的存储空间。
（7）存储系统每次给DRAM芯片提供刷新地址，被选中的芯片上所有单元都刷新一遍。
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